Asynchronni logika -- simulace/analyza (konkretne: hranovy R-S klopny obvod); postesk a prozatimni vysledky

[Marek Peca]

Diky za odpoved,

> Čistě ze zvědavosti jsem si překreslil to první schéma do ISE a zkusil 
> odsimulovat post-route v ISimu a normálně to projde. I nějaké to zpoždění tam 
> naměřím. Pokud chcete tak, mohu poslat projekt.

To prvni mi zatim fungovalo uplne ve vsem hned, coz jsem taky psal.
Verim, ze i ty dalsi budou v GHDL/ModelSimu fungovat za _nejakych 
okolnosti_. Mne to z postroutu z Actelovskeho Designeru proste delalo dost 
podivne veci, vetsinu casu undef. Kdyby to byl 100% casu undef, tak me to 
bude udivovat min ;-)

> Dále čistě ze zvědavosti bych se rád zeptal, v jaké aplikaci najde takováto 
> asynch. logika uplatnění (v FPGA), protože prostě nevěřím, že nelze použít 
> synch. FSM.

Kdybychom nechteli pracovat na frekvenci vyssi, nez kolik zvlada 
nejrychlejsi synchronni logika dane architektury (tj. jedine 3-hradlo mezi 
Q a D hranovych D-k.o.), pak bych vam mozna dal za pravdu. No a vlastne by 
byl pro synch. logiku potreba hodinovy signal, ktery zminenym 
asynchronismem potrebujeme teprv vyrobit.

Ale opravdu netvrdim, ze by me jakkoli tesilo cpat async kamkoli, kde to 
sync zvlada, to mi verte.


ZdraviM.P.