Citac s lepsi nez zemedelskou ns

[hutta.j na seznam.cz]

Mam prazdniny takze mam casu dost.

SR620, servisni manuial pravda nemam. Hledam jsme ho neuspesne na internetu,
predpokladam  pomerne slozitou analogonou elektorniku se spoustou kompenzaci
a ladeni pred tim nez opusti fabriku a ne kondenzator za 2centy. Rad bych 
videl jak to maji resene.





>Mne se sumovy oscilator vesel do jedne 555 ;-) 

A to bude presne o dve 555 vice nez potrebuji ja. :-) Na dva oscilatory mi 
staci 4 CLB, do zbytku narvu rizeni a fazovy detektor. 


Tusim jsem to uvedl jiz v puvodnim vlaknu, chtel jsem se trochu seznamit s 
FPGA stavet blikatko nebo klasicke hodiny mi prislo infantilni a takova echt
digitalni vec je pro me citac.

Puvodne jsem uvazoval jen o citaci citajicim jen cele tiky zakladnich hodin 
200MHz. To se ukazalo jako pomerne trivialni. Nevim zda to mohu nazvat 
programovanim, ale napsal jsem si entity pro GATE AND, nejake FF, 32bit 
citac, delicku pro rizeni Gate a tyto entity pak graficky pospojoval. 




Na domerovani me napadlo to co jsem popsal. Mozna to je hloupost. Chtelo by 
to zkratka zkusit a promerit oba oscialtory jednak jak se budou lisit a jak 
jak stabilni tento rozdil bude.

Bohuzel na to nemam vybaveni, tedy chybi mi neco jako SR620 :-) , nemam ani 
napad jak neco smysluplne zmerit s beznejsim vybavenim.



>Spotreba jakeho zapojeni?

Myslel jsem to vaseho reseni TTD s  6ps. Nebo obecne zpozdovaci linky v FPGA





Hutta













---------- Původní zpráva ----------
Od: Marek Peca <marek na duch.cz>
Datum: 6. 8. 2012
Předmět: Re: Re: Citac s lepsi nez zemedelskou ns
"> Smyslem je seznamit se s FPGA a pronikdnout do problematiky :-)

Obavam se, ze malovanim kraslic se vajicka varit nenaucite.

> Reseni je minimalne o 2x15$ levnejsi nez rozladene veci od cinanu,

Co si predstavujete pod pojmem "rozladene"? Ze Cinan nastavil pole v 
C-civce Rb hodin podle GPS, to mu mate za zle?

> Umoznuje merit i neopakujici se deje, narozdil od padesetileteho C a opet 
je
> o C a ADC levnejsi.

Nevim, kde interpolace nabijenim kondiku, jak ji dela asi polovina vyrobcu 
techhle casomeru, selhava pri mereni "neopakujiciho se deje". Sosnete 
prirucku k SR620 a ukazte mi, jaka funkce vam tam chybi.

> Cele se to vejde do radove desti CLB.

Mne se sumovy oscilator vesel do jedne 555 ;-)

Nechcete se vybodnout na chimery a udelat si prozacatek hezky jednoduse 
treba desatero fazove rozjetych hodin a primitivne vzorkovat citac? 
Dosahnete na rozliseni 250ps, realna presnost pri spravne kalibraci bude 
dana timto rozlisenim, jitter pripadne PLL i D-klopnaku je hluboko pod 
touhle hranici.

>> Vestavena PLL v FPGA v nasem pokusu mela single-shot jitter ~35ps RMS,
>> tohle bude mit nejspis mnohem vic.
>
> Ja se nehadam neb nevim, jen si rikam, ze 2 x 4 prvky kousek od sebe na
> stejnem kremiku  budou po dobu 1n, vuci sobe, nejspise mnohem lepsi nez 
35ps
> RMS nebo taky ne a proto se ptam :-)

1. Ja se taky nehadam, jenom strasim. Kruh.osc. v FPGA zatim zmerenej 
nemam a mozna jednoho dne mit budu, ale zatim o nem nevim nic a v cetbe 
clanku to taky nema prednost (lec to by pro vas mohla byt dobra cesta, 
ocividne mate casu nazbyt docela dost).

2. Zda se mi, ze v uvaze smesujete 2 ruzne veci. Sum oscilatoru a drift 
parametru. Oboji se sice projevi v urcitem pohledu (PSD jitteru, 
Avar/Mvar/Tdev) jako jedna a tataz velicina, ALE je tu urcity rozdil, jak 
k temto porucham dochazi:
a) osc. se muze rozjizdet tim, ze dochazi teplem/starnutim k pomale zmene 
parametru;
b) osc. je nahodile strhavan vlivy sumu, at uz elektronickeho (tepelny 
sum), ci jinych vnejsich velicin (mechanika, magnetismus -- to se u 
kruh.oscu v FPGA neuplatni).

V (a) mate pravdu, ze oba kruh.oscy budou litat kratkodobe velmi blizce 
spolu; v (b) ale nikoli a o tom mluvim. Je-li osc jakostni, ma slabou 
vazbu na okoli a nenecha se tolik strhnout. Kruh.osc. urcite bude na sum 
hradel citlivej, jak moc, to uz je jina otazka. Ale ze tam nebude prilisna 
korelace mezi sumem osc#1 a osc#2, to je skoro jiste. Ano, nejaka korelace 
tam bude, treba vzajemne ruseni spickami na napajeni, ale to by vam leda 
uskodilo, i kdyby to nahodou melo meritelny vliv.

> Na digitalni zpozdovaci linku to jiste nema, tuto problematiku hodlam
> prostudovat az v dalsi etape :-)

Tezko posoudim, ale zpozd. linka nam zatim pripada jako spravna cesta pro 
digi implementaci. Minimalne co do opakovaci frekvence mereni, v ostatnich 
parametrech si myslim, ze rozjizdejici se oscy muzou bejt dost dobry.

> Kdyz jste to nakousl, jaka je sporeba zdroju a kde nactu neco o teto
> problematice a jeji realizovatelnosti v necem jako Spartan 3?
> Tohle jsem vymyslel sam, zpozdovaci linku nevymyslim tu mohu max 
obkreslit.

Spotreba jakeho zapojeni?


Zdar,
MP"
------------- další část ---------------
HTML příloha byla odstraněna...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20120806/6661b9f5/attachment-0001.htm>