obsluha pameti - VHDL

[Milan]

---Vsetci sa tu ohanate FPGA a inymi "pokrocilymi" obvodmi ako kuzelnou 
palickou bez toho, aby ste sa pokusili pochopit podstatu problemu. Ta 
spociva nie v celkovej priepustnosti pre dane riesenie - to tu uz viaceri 
vyratali, ze je dostatocna - ale v nespravnom casovani poradi hran signalov. 
A to sa pouzitim FPGA pravdepodobne nevylepsi.

Ako sa to vezme, ono je rozdiel ak nieco dokaze max.100MHz a nieco ine 
/napr. lacne FPGA/ 200MHz. A rovnako je rozdiel ak oneskorenie na pin je 
povedzme 4ns alebo 1ns...

Milan

----- Original Message ----- 
From: "Jan Waclawek" <konfera na efton.sk>
To: "HW-news" <hw-list na list.hw.cz>
Sent: Friday, June 17, 2011 1:30 PM
Subject: Re: obsluha pameti - VHDL


>V RWM cyklu nevidím u synch. SRAM problém a nemusí být ani dual port.
>Vzhledem ke zpozdìní mezi pøíkazem a vyètením/zapsáním dat by se muselo
>pracovat tøeba se dvìma/tøemi bloky dat naráz,

No ale to je prave ten problem. Nic sa pouzitim syncSRAM nevyriesi (pretoze 
sa neda robit RMW v dvoch za sebou nasledujucich cykloch); naopak prida sa 
problem s potrebou buffrovania.

>ale to není v FPGA
>problém (u CPLD asi také ne, ale tuhle architekturu zas tak neznám).

Zasadny rozdiel FPGA a CPLD je v zdrojoch; u CPLD je na rozdiel od FPGA 
obmedzeny pocet klopnych obvodov (vymenou za rozsiahlu a rychlu 
kombinatoricku logiku). Dost typicky to je prave cislo, co sa objavi v nazve 
CPLD, napr. u spominaneho XC95144 je to prave 144.

Inaksie povedane, buffrovanie (t.j. pouzivanie velkeho mnozstva klopnych 
obvodov ako docasna pamat) v CPLD je maximalne neprakticke a obmedzujuce.

>DDR sice pracuje blokovì, ale na mnohem vyssí frekvenci nez je
>pozadovaných 50 MHz (pro 800x600), ale tak zase není problém pracovat s
>více bloky dat naráz.

... co znamena dalsie problemy, ktore su v tomto pripade uplne, ale uplne 
zbytocne.


Vsetci sa tu ohanate FPGA a inymi "pokrocilymi" obvodmi ako kuzelnou 
palickou bez toho, aby ste sa pokusili pochopit podstatu problemu. Ta 
spociva nie v celkovej priepustnosti pre dane riesenie - to tu uz viaceri 
vyratali, ze je dostatocna - ale v nespravnom casovani poradi hran signalov. 
A to sa pouzitim FPGA pravdepodobne nevylepsi.

Aj ked ta pamat ma v datasheete napisane holdy ako nulove a cele to CPLD je 
napisane ako synchronne t.j. by mali jednotlive signaly ist "naraz", roznym 
routovanim vo vnutri CPLD, roznym zatazenim jednotlivych signalov plus 
roznymi dlzkami privodov sa moze stat, ze napr. WR ma presah oproti 
datam/adresam, a to uz moze vadit. To zrnenie naznacuje, ze je nieco niekde 
na hranici, kde by to nemalo byt. Chcelo by to vidiet co to presne robi na 
dobrom osciloskope, resp. sa s tym skusit pohrat; na dialku je tazke radit 
okrem toho, co som uz pisal - hradlovat WR tak, aby bolo aktivne len 
polovicu periody (a pripadne ho potom este trocha natiahnut "analogovo").

wek

_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list na list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list