obsluha pameti - VHDL

[hw na itherm.cz]

generovat WR pomoci hodin a toho citace jsem zkousel hned ze zacatku.
vysledkem je ze tech impulsu na WR je pak vic diky ruznym zpozdenim unvnitr 
obvodu.
muzu zkusit najit toto verzi zdrojaku poslat screenshot ze simulace.

Pavel


----- Original Message ----- 
From: "Jan Waclawek" <konfera na efton.sk>
To: "HW-news" <hw-list na list.hw.cz>; "HW-news" <hw-list na list.hw.cz>
Sent: Wednesday, June 15, 2011 11:52 PM
Subject: Re: obsluha pameti - VHDL


Nehnevajte sa pani kolegovia, ale univerzalna rada "pouzi FPGA" je v tomto 
pripade IMHO blbost. A to s tym vhdl je presne ako keby si tvrdil, ze ak 
programujes v C, tak rozdiel medzi 8051 a PC nespoznas. Casovacie problemy 
su v FPGA z principu vacsie ako u CPLD, akurat sa to obvykle odmava pouzitim 
ultrarychleho FPGA; ale zaruka, ze to urcite bude lepsie, samozrejme nie je 
ziadna.

Ale spat k povodnemu problemu. Skuste si nakreslit schemu toho, co chcete 
urobit, z logickych blokov (zo 74xx trebars). A nepchajte vsade silou-mocou 
tu synchronicitu. Ja by som napriklad hned ako prve skusil zahradlovat ten 
nulty bit citaca s hodinami (v logickej podstate AND, ale nechce sa mi teraz 
rozmyslat nad polaritami) tak, aby trval len polovicu periody hodin; neviem, 
ci to bude danej pamati stacit ale mohlo by, a to by mohlo zachranit 
problem, ak je ten, ze pamat stihne zapisat na nespravnu adresu lebo sa 
zmeni rychlejsie nez skonci /WR.

Samozrejme by bolo fajn vidiet, co presne sa na signaloch tej pamati deje...

wek



----- Original Message ---------------
>ked to programujete vo vhdl tak rozdiel medzi cpld a fpga ani
>nespoznate. Akurat fpga ma typicky ovela viac resources, takze sa vam
>bude lepsie dychat.
>Ziadna neprebadana oblast, to nechajte na kompilator :-)
>b.
>
>
>
>On Jun/15/2011 8:27 PM, hw na itherm.cz wrote:
>> Vas pristup je pekny, ale po boji kazdy general, navic jsem vychazel z
>> toho ze mam na podobnem designu postaveny scandoubler pro par osmibitu,
>> jen tady je to vic casove naslapane.
>> Spartan neznam, takze zacinat s nim je pro me jit do neceho co je
>> nejiste, tady jsem vychazel z osvedceneho designu a jen pridal AD cast.
>> ale mozna mate pravdu, nakonec skoncim na necem vykonejsim. ale protoze
>> FPGA je pro me neprobadana oblast, tak nevim co cekat.
>>
>> Pavel

_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list na list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list