VHDL - signaly v processu?

[Jan Smrz]

j.Krajinka@seznam.cz napsal(a):
> 1. X je vystupni signal, Y vstupni. Jak rici simulatoru at na vstup Y privedl signal z vystupu X se zpozdenim treba 10ns.?
>   
Simulator sam od sebe to neudela. Musite si vytvorit dalsi modul 
(entitu) a svuj design do nej vlozit jako instanci. Pote uz jen 
pouzijete prirazeni y <= x after 10 ns; pripadne y <= transport x after 
10 ns; volba uz zalezi na vas.
> 2. Jak simulovat navrh pokud chci, aby se mi do simulace promitla zpozdeni uvnitr CPDL?
>   
V ISE si vygenerujte Post-Fit simulation model. Ten vytvori dva soubory 
soubor.vhd (prelozeny design) a soubor.sdf (soubor obsahujici jednotliva 
zpozdeni). Pote odsimulujete soubor.vhd a simulatoru reknete, az zaroven 
nacte soubor.sdf.
Tez k tomu budete potrebovat knihovny SIMPRIM. Zpusob jejich 
nainstalovani a pouziti uz ale zavisi na vami pouzitem simulacnim 
programu. Knihovny najdete v instalacnim adresari ISE (u mne 
Xilinx\vhdl\src\simprims).
> 3.  Stale jsem neprisel na to jak z ISE dostat simulaci energeticke narocnosti u rady 9500XL, mam se smirit s tim, ze tato funkce neni u teto rady podporovana nebo to delam blbe?
>   
S timto neporadim.

J.S.