VHDL - signaly v processu?

[j.Krajinka@seznam.cz]

Tak se mi podarilo dat dohromady, na me pomery, komplexni navrh cca 100 hradel :-), podle zakladnich simulaci se to chova tak jak predpokladam. Tim to dekuji vsem za pomoc a dovolim si jeste nekolik drobnych dotazu.

1. X je vystupni signal, Y vstupni. Jak rici simulatoru at na vstup Y privedl signal z vystupu X se zpozdenim treba 10ns.?
2. Jak simulovat navrh pokud chci, aby se mi do simulace promitla zpozdeni uvnitr CPDL?
3.  Stale jsem neprisel na to jak z ISE dostat simulaci energeticke narocnosti u rady 9500XL, mam se smirit s tim, ze tato funkce neni u teto rady podporovana nebo to delam blbe?

Jeste jednou vsem dekuji za pomoc

Jirka