VHDL - signaly v processu?

[Smrz, Jan (CZ10)]

Ja vidim toto (viz priloha) 

J.S.

> -----Original Message-----
> From: hw-list-bounces@list.hw.cz [mailto:hw-list-bounces@list.hw.cz]
On
> Behalf Of j.Krajinka@seznam.cz
> Sent: 24. listopadu 2009 19:14
> To: hw-list@list.hw.cz
> Subject: Re: VHDL - signaly v processu?
> 
> Shared variable jsem pouzil z ciste ucebne testovacich duvodu.
> ClkOut <= Clk and clock_en; mam mimo process, unvitr to zustalo po
> poslednim testu co to udela
> 
> Nicmene pokud to zacnu simulovat
> pocatecni stav
> rst=0
> clock_en=0
> v prvnim cyklu
> Clk 0 pak Clk 1
> ClkOut =0
> vse OK
> Nasledne kdyz dojde na splneni podminky elsif falling_edge(Clk) then
> se clock_en zmeni na 1
> ClkOut <= Clk and clock_en; je tedy
> ClkOut <= 0 and 1;
> Nicmene vysledek je X ????
> v dalsim pruchodu je jiz
> ClkOut <= Clk and clock_en;
> ClkOut <= 1 and 1;
> vysledek opet X   ?????
> V dalsim kroku ClkOut=0
> 
> Co je spatne, respektive co se simulator pokousi rici?
> 
> Jirka
> 
> 
------------- další část ---------------
A non-text attachment was scrubbed...
Name: clkdiv.vhd
Type: application/octet-stream
Size: 917 bytes
Desc: clkdiv.vhd
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20091125/8dd9d99e/attachment.obj>
------------- další část ---------------
A non-text attachment was scrubbed...
Name: clkdiv.png
Type: image/png
Size: 1925 bytes
Desc: clkdiv.png
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20091125/8dd9d99e/attachment.png>