Re: VHDL - signaly v processu?

[j.Krajinka@seznam.cz]

To je samozrejme mozne. 
Jak tedy resit nasledujici, nejde o logiku, a zda to vubec nejakou ma, ted jsem si tu vycucal z prstu , jde o pouziti pomocne promenne, signalu ci neceho uvnitr procesu, tak abych si to pak mohl odsimulovat a pripadne v tom najit chybu.
Pouzit signal nejde, protoze tomu se hodnota priradi az nakonci procesu, uvnitr procesu hodnotu nema a nelze ji pouzit v podmince ci logicne operaci. Promenou pouzit jde , ale zase ji nejde dat do simulatoru.

signal c_en : std_logic; -- pomocny signal

process (Clk, Zc)
begin
if (Zc = '1') then
c_en := '0';
then
c_en := not(c_en);
end if;
c_out <= Clk and c_en;
end process ;

Jirka


>Promenna nejde zobrazit asi proto ze je to programatorska pomucka, ktera 
se nesyntetizuje a simulace se provadi na navrhu, ktery prosel syntezou.
Nejak si nemuzu vzpomenout jestli jsem nekdy chtel zobrazit v simulaci 
promennou a jak to dopadlo, ale jak rikam nedivil bych se, kdyby to neslo.

Tosa


j.Krajinka@seznam.cz wrote:
> Jde nejak zabranit sekvencnimu prirazeni signalu v processu?
> Repektive rekneme, ze uvnitr procesu potrebuji pomocny signal, ktery se uvnitr procesu muze podle podminek menit a nakonec se ma priradit. Pouzit klasicky signal nelze, protoze ten se sekvencne priradi az nakonci procesu, tudiz se priradi pouze posledni hodnota a nelze ji treba negovat. 
> Asi by slo pouzit promenne a sekvencni prirazeni :=, ale promene se mi pro zmenu nedari priradit do okna simulaci s Isim.
>
> Jak se spravne postupuje?
>
> Dekuji
> Jirka