VHDL - signaly v processu?

[Petr Tošovský]

Promenna nejde zobrazit asi proto ze je to programatorska pomucka, ktera 
se nesyntetizuje a simulace se provadi na navrhu, ktery prosel syntezou.
Nejak si nemuzu vzpomenout jestli jsem nekdy chtel zobrazit v simulaci 
promennou a jak to dopadlo, ale jak rikam nedivil bych se, kdyby to neslo.

Tosa


j.Krajinka@seznam.cz wrote:
> Jde nejak zabranit sekvencnimu prirazeni signalu v processu?
> Repektive rekneme, ze uvnitr procesu potrebuji pomocny signal, ktery se uvnitr procesu muze podle podminek menit a nakonec se ma priradit. Pouzit klasicky signal nelze, protoze ten se sekvencne priradi az nakonci procesu, tudiz se priradi pouze posledni hodnota a nelze ji treba negovat. 
> Asi by slo pouzit promenne a sekvencni prirazeni :=, ale promene se mi pro zmenu nedari priradit do okna simulaci s Isim.
>
> Jak se spravne postupuje?
>
> Dekuji
> Jirka
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list@list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>
>