VHDL - signaly v processu?

[j.Krajinka@seznam.cz]

Jde nejak zabranit sekvencnimu prirazeni signalu v processu?
Repektive rekneme, ze uvnitr procesu potrebuji pomocny signal, ktery se uvnitr procesu muze podle podminek menit a nakonec se ma priradit. Pouzit klasicky signal nelze, protoze ten se sekvencne priradi az nakonci procesu, tudiz se priradi pouze posledni hodnota a nelze ji treba negovat. 
Asi by slo pouzit promenne a sekvencni prirazeni :=, ale promene se mi pro zmenu nedari priradit do okna simulaci s Isim.

Jak se spravne postupuje?

Dekuji
Jirka