Xilinx VHDL?

[Jan Smrz]

Mel jsem spatne nazvy hodin (clock a clk), tak jeste jednou.


signal clock_en: std_logic;
signal clock: std_logic;
signal clock_out: std_logic;


process (clock, rst)
begin
    if (rst = '1') then
       clock_en <= '0';
    elsif falling_edge(clock) then	-- prepiname v neaktivni fazi 						 
-- hodin (kvuli zakmitum!)
       clock_en <= not(clock_en);	-- delic 2
    end if;
end;

-- clock enable
clock_out <= clock and clock_en;



J.S.


j.Krajinka@seznam.cz napsal(a):
> V souvislosti s theadem o spotrebe Xilix jsem si chtel zkusit napsat v theadu zmineny vynechavac kazdeho druheho ci druheho a tretiho hodinoveho taktu, ale neuspel jsem. Skoncil jsem na chybu v synchronosti navrhu. 
> Snad mi nekdo poradi.
>
> Jak spravne vytvorit process, ktery z Clk vynecha kazdy druhy hodinovy takt?
> tzn. do procesu lezou hodiny a vylezaji stejne hodiny, jen kazdy druhy puls je vynechan.
> Resil jsem to If na event hodin a pomocnou promenou, ale asi nejak blbe.
>
> Dekuji za kopanec
>
> Jirka
>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list@list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>
>