Xilinx VHDL?

[Petr Tošovský]

Pokud se to  vezme zcela prisne, tak vytvorit hodinovy signal v FPGA aby 
byl zcela synchronni nelze.  "Ciste" reseni je nechat hodiny jak jsou a 
doprovazet je enable signalem ktery povoluje zpracovani kazdeho druheho 
taktu.
Navic vytvaret pulzy odpovidajici hodinovemu signalu by znamenalo 
pouzivat nabeznou i sestupnou hranu hodinoveho signalu, aby bylo mozne  
kopirovat hodinovy signal, coz bez podpory asynchronni logiky na vystupu 
nelze spojit do jednoho signalu.
Treba nekoho napadne nejaky trik, ale ja to vidim jako synchronni system 
neresitelne.

Tosa


j.Krajinka@seznam.cz wrote:
> V souvislosti s theadem o spotrebe Xilix jsem si chtel zkusit napsat v theadu zmineny vynechavac kazdeho druheho ci druheho a tretiho hodinoveho taktu, ale neuspel jsem. Skoncil jsem na chybu v synchronosti navrhu. 
> Snad mi nekdo poradi.
>
> Jak spravne vytvorit process, ktery z Clk vynecha kazdy druhy hodinovy takt?
> tzn. do procesu lezou hodiny a vylezaji stejne hodiny, jen kazdy druhy puls je vynechan.
> Resil jsem to If na event hodin a pomocnou promenou, ale asi nejak blbe.
>
> Dekuji za kopanec
>
> Jirka
>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list@list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>
>