Re: Xilinx XC9500XL spotreba?

[Tomáš Tomáš]

Tech duvodu je vice, v prve rade, soucasne reseni postavene na tech 6ks TTL a zhruba stejnem poctu OZ pracuje na hrane svych moznosti, V 90% pripadu sice vyhovuje, ale v tech 10% nepracuje zcela presne. Pokud se frekvence zdvojnasobi dostaneme se s merenim na optimalni krivku, v neposledni rade soucasne reseni obsahuje nejake analogove nastavovaci krvky. Soucasne reseni se zhruba od 60% teoretickeho rozsahu dostava do saturace, sice to nema prakticky vyznam, ale na papire vypada lepe 0-90% nez 0-60% :-)

Proto uvazuji o nove verzi. V teto verzi kalibraci prevezme MCU. Zvednuti frekvence bohuzel diskvalifikuje klasicke TTL, teoreticky by snad slo pouzit LVC nicmene jejich dostupnost v CR je problematicka. Pouziti CPLD je nejen moderni, ale umoznuje pridat nejakou dalsi funkcionalitu, v neposladni rade, CPLD je co do plochy DPS mensi.

Potaji porad doufam, ze vetsinu funkci digitalni casti dokazu nacpat do MCU, cimz bych teoreticky v idealnim pripade mohl vystacit s jednim LVC, ale prakticky tomu moc neverim jednak MCU nema dostatecne rychle I/O, neumi  zpracovavat dve vlakna, tj. generovat signal a merit, musel bych resit nejaky presny Sample and Hold obvod ==> dalsi komplikace.

Uvidime, rekl slepy.

Tom


 

1. Snaha zvednout frekvenci na dvojnasobek, to jiz s klasickou TTL radou nejde a  

>Ozaj, a aky je dovod tam nedat radsej tych 6ks TTL?
Mna teda zatial ziadny okrem rozmerov a akejsi abstraktnej 'modernosti' riesenia nenapadol.

wek