CPLD, FPGA vubec nic o tom nevim

[Jan Waclawek]

Do tych 16 bitov to nie je ziadny problem ani u tej prtatej XC9536 - v CPLD je obvykly pocet "vstupov" do tych "GALoidnych" prvkov 20 az 30; a malokedy je absolutne nevyhnutne mat cely 32-bitovy citac kompletne synchronny, t.j. sa obvykle daju dat dva 16-bitove do kaskady.

U CPLD - teda kym k tomu "stiepeniu" nedojde, je vplyv poctu vstupov do matice na rychlost typicky zanedbatelna.

LFSR ma aj ten problem, ze sa bez "berlicky" neda s nim "pocitat" plnych 2 na N stavov.

Ale je vzdy dobre vediet o alternativach.

wek

-----Original Message-----

From:  Petr To¹ovský <PetrTosHW@PTmodel.cz>
Subj:  Re: CPLD, FPGA vubec nic o tom nevim
Date:  Wed 11. Mar 2009 17:35
Size:  1K
To:  HW-news <hw-list@list.hw.cz>

To mas jiste pravdu, ze klopaku je malo, ale s sirkou citace roste i 
velikost logiky vypocitavajici nasledujici stav a tam uz muzes narazit 
na limity, ktere CPLD resi stepenim souctu, coz sebou nese zpomaleni 
celeho designu. Presne cislo kdy k tomu zacne dochazet si nedovolim 
odhadnout, ale nezatracoval bych vyhodu minimalni zpetnovazebni logiky 
ani u CPLD. Nehlede na to, ze u LFSR neni mozny prechod ze samych 1 na 
same 0, takze je to pomoc pri navrhu, kdy jsi obvykle omezeny maximalnim 
poctem preklapejicich se IO pinu (spis u FPGA). Problem to neresi, ale 
omezuje pri sekvencnim zapisu, kde se LFSR pouziva.

Tosa


Jan Waclawek wrote:
> No, toto mozno pomoze u FPGA.
>
> Z principu menej ako 32 klopakov na 32-bitovy citac nestaci, a u CPLD su klopaky len v makrocelach, ktorych je malo.
> Da sa sice teoreticky spravit aj klopak z kombinacnej logiky, t.j. z AND/OR matice, ale je to uz take take tahanie z vlasy, je to skor RS klopak z ktorych sa citac spravit neda, a netusim, ci sa taky klopak da dokrcit az na D ci T.
>
> wek
>   
>   
_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list@list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list