CPLD, FPGA vubec nic o tom nevim

[Jan Waclawek]

> Spotrebu som nemeral, ale ten cip je 
>pri tych 5V a 66MHz horuci, takze tipujem 
>ze to nie je menej nez 100mA. 

Este dodam, ze v hrubom priblizeni pre ucely spotreby je CMOS obvod takmer ako odpor, takze pri 3V je prud zhruba dvojtretinovy a vykonova strata zhruba 40%. To plati pri zmenseni napajacieho napatia toho isteho obvodu, teda ak je specifikovany pre vacsi rozsah napajacich napati pri tej istej spinacej frekvencii (to nie je pripad tych Xilinxov, takze to je len hypoteticke).

Tu naviac ta 3V bude tipujem robena 0.35um technologiou, ktora este nema vyznamne "leakage" straty zavreteho tranzistora, ale spinacie straty su mensie vdaka zmensenym kapacitam hradiel mensich tranzistorov. Neviem aka je geometria 5V verzie - mozno .6-.8um - ani aky vztah medzi geometriou a prudovymi stratami - povedzme linearny az kvadraticky; chcem tym vykoktat to, ze ten XL bude vyrazne studensi nez ten 5V, a bude brat zlomok prudu v tom istom navrhu pri tej istej frekvencii atd.

To vsetko za predpokladu, ze vystupy nie su vyznamne zatazene.

wek