CPLD, FPGA vubec nic o tom nevim

[Jan Waclawek]

No, toto mozno pomoze u FPGA.

Z principu menej ako 32 klopakov na 32-bitovy citac nestaci, a u CPLD su klopaky len v makrocelach, ktorych je malo.
Da sa sice teoreticky spravit aj klopak z kombinacnej logiky, t.j. z AND/OR matice, ale je to uz take take tahanie z vlasy, je to skor RS klopak z ktorych sa citac spravit neda, a netusim, ci sa taky klopak da dokrcit az na D ci T.

wek


-----Original Message-----

From:  Daniel Valuch <daniel.valuch@orange.fr>

citace sa daju realizovat aj pomocou pseudonahodnych kodov (musim sa 
pozret ako sa to presne vola). Tym sa spotrebuje menej logiky, ak to 
niekoho zaujima mozem sa na to vecer pozret.
b.


Richard Kaliciak wrote:
> Dobry den,
> 
> u XC9500 plati, ze 9536 ma 36 buniek a na jeden bit citaca alebo 
> registra potrebujete jednu bunku. Takze na 32 bitovy citac sa spotrebuje 
> 32 buniek, ostanu este 4. Tie 4 by sa dali pouzit na nejaky jednoduchy 
> stavovy automat pre vycitanie tych 32 bitov, hmm, ale to je malo, treba 
> aspon 5.
> 
> Pre experimenty je lepsie vziat väcsi obvod, vzdy vas napadnu nejake 
> rozsirenia.
> 
> Richard Kaliciak
>