Vycitani designu s FPGA

[Jan Smrz]

Tak jsem se jeste poptal kolegu, co s tim maji vice zkusenosti a moc vas
nepotesim. Cely chip asi nevyctete. Chipscope funguje tak, ze vybrane
vnitrni signaly se pripoji do boundary scanu a ten je pak cten pres
JTAG. Pocet ctenych signalu je tedy omezen a jeste ke vsemu to vyzaduje
zasah do designu (vlozeni chipscope core).

Pokud nechcete pouzit chipscope, tak si stejnou fci muzete naprogramovat
sam, ale neni to moc jednoduche jelikoz k dokumentace k tomu neni zcela
podrobna.

Chipscope sep ry nabizi v eval verzi - plne funkcni 2 mesice. na
jednorazove ladeni to lze pouzit.

J.S.

Galloth wrote:
> ChipScope k dispozici je, ale cilem neni precist jen jeden nebo vice
> registru, ale kompletne vsechny registry a pameti.  Podle Aplikacni
> noty 139 (Configuration and Readback of Virtex FPGAs Using (JTAG)
> Boundary Scan.) a 138 (Virtex FPGA Series Configuration and Readback).
> Jsem nabyl dojmu, ze by to mělo jit, takže jsem chtěl vedět jestli to
> někdo už dělal a jake s tim ma zkušenosti. Mužete mi když tak
> vysvětlit, proč to neni možne a popřípadě pokud to jde s pomocí
> ChipScope jak to udělat?
>
> Co se tyce simulaci, tak ty se samozrejme pouzivaji, ale pokud vim,
> trvaji někdy i v řadu dnu a obcas se v nich prostě nepodaři chybu
> obevit. Prave proto by se vycitani velmi hodilo. Ze zachybovaneho FPGA
> vyčtete obsahy registru a paměti a vidite, co chybu zpusobilo a mužete
> se ji pokusit v simulacich vytvořit rychleji.
>
> Honza
>
> Dne 11. březen 2009 10:43 Jan Smrz <jan.smrz@honeywell.com> napsal(a):
>   
>>   Bohuzel, pres JTAG lze zpetne precist jen konfiguraci, nikoliv
>> pozadovane obsahy registru apod. K tomu ucelu se tam vetsinou vklada
>> dalsi logika prave pro tyto testovaci ucely. Xilinx nabizi tez nastroj
>> pro takove ladeni pojmenovany ChipScope, neni vsak zadarmo :-(
>>
>>   Pro ladeni FPGA doporucuji spise dukladnou simulaci.
>>
>>   J.S.
>>
>>
>> Galloth wrote:
>>     
>>> Zdravim konferu,
>>> kdyz se tu ted tolik mluvi o FPGA, tak se tu treba vyskytne nekdo, kdo
>>> uz resil podobny problem. Mam FPGA a vysynthetizovany design, ktery
>>> jsem do nej nahral. Nyni je mym ukolem vycist kompletne cely design z
>>> FPGA zpet do souboru pres JTAG.
>>>
>>> Cilem je ziskat informaci o tom, co se v FPGA delo popripade deje v
>>> dany okamzik, to znamena, precist obsahy jednotlivych registru a
>>> pameti v  FPGA, ne cracknout design, takze pokud je treba nejake
>>> upravy pred nahranim designu do FPGA, neni to problem. Moc dekuji za
>>> pripadne rady.
>>>
>>>
>>>       
>> _______________________________________________
>> HW-list mailing list  -  sponsored by www.HW.cz
>> Hw-list@list.hw.cz
>> http://list.hw.cz/mailman/listinfo/hw-list
>>
>>     
>
>
>
>