CPLD - trochem v tom plavu

[Milan]

> Vyvojove nastroje.
 ISE® WebPACK™ bude urcite stacit a pokial zacinate tak Vam bude stacit 
niekolko mesiacov /rokov/. Mne staci stale.
> Power management?
Ak ide o spotrebu skuste XPLA /XCRxxxx/, tam pomalsie navrhy bezia na cca 2 
citronoch....

Milan

----- Original Message ----- 
From: <j.Krajinka@seznam.cz>
To: <hw-list@list.hw.cz>
Sent: Sunday, June 14, 2009 11:36 AM
Subject: Re: CPLD - trochem v tom plavu


> To vim, ale i tak se v literature uvadi rozsah 0-2Pi, i kdyz pri prakticke 
> realizaci nerozlisim 1/2Pi a 1.5Pi. Nicmene porad nevim jaky je minimalni 
> casovy posun na ktery umi takto realizovane EXOR vygenerovat na vystupu 
> Log1 a jake bude jeji min trvani. U XC9536XL se v datasheetu pise, ze 5 ns 
> pin-to-pin logic delays, with internal system frequency up to 208 MHz, 
> nasledne fSYSTEM (MHz) 178MHz a  aby zmatli krtka dokonale tak v katalogu 
> TME uvadi XC9536XL10VQG44 Integrovaný obvod 36Macro 34I/O 10ns VQFP44
> Jak to tedy je ?
>
> Vyvojove nastroje.
> Xilinx poskytuje zdarma ISE® WebPACK™ a za penize ISE Design Suite 10.1, 
> kdyz necham stranou otazku legalnosti najdu na internetu oboji. Ma, pro me 
> a pro pouziti s obvody CPLD vyznam instalovat ISE Design Suite nebo si jen 
> zaplacam PC podstatne vetsim molochem a prinos bude 0?
>
> Power management?
> Pokud jsem to spravne pochopil, tak pokud realizuji 16bit citac a tento 
> pobezi na 50MHz tak si to vezme vice nez 20mA, coz neni zrovna malo. Jake 
> jsou moznosti radikalne snizit spotrebu? Pokud to chapu spravne tak i kdyz 
> zablokuji hodiny a CPLD pojede defakto na 0, stejne si vezme cca 15mA. 
> Jsou nejake moznosti spotrebu dale radkalne snizit, myslim radove, tj. 
> nejaky sleep mode nebo tak?
> Pokud ne je realizovatelne napriklad spinat napajeci napeti nejakym 
> MOSFetem, napada me aplikace, kdy realizuji nejake mereni, trvajici radove 
> jednotky sekund a dalsi mereni ma vyzdam az za radove jednotky az desitky 
> minut, mezitim CPLD zere kapku zbytecne.
>
> Jeste jednou dekuji
>
> Jirka
>
>
>> S jednoduchym XOR detektorom ale rozsah 2 pi neobsluzite, pac vystupne 
>> napatie je paran funkcia, t.j. dostanete rovnake napatie pre fazu v 
>> oblasti 0- +pi ako aj 0- -pi. To ale nema nic spolocne s CPLD samozrejme.
> Vo VHDL je funkcia xor priamo definovana
>  VYSTUP <= ( VSTUP1) xor ( VSTUP2);
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list@list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>