CPLD - trochem v tom plavu

Jan Waclawek konfera@efton.sk
Neděle Červen 14 13:45:39 CEST 2009


Co sa rychlosti tyka, tak tie obvody sa vyrabaju v roznych "triedach rychlosti", najdete to v oznaceni (to je to cisielko za tym "XL"). Ale je to take hausnumero, na to ste uz prisli. Vela z toho co sa pise ako "rychlost" je dana nejakymi konkretnymi podmienkami, nie vzdy dokonale definovanymi, takze to berte ako taku polo-marketingovu zalezitost. Pin-to-pin logic delay bude napr. zrejme oneskorenie psignalu, ktory prejde zo vstupu AND-OR maticou a vystupnou makrocelou konfigurovanou ako ciste "priepust" (t.j. bez registra) na vystupny pin. Vystupy su velke tranzistory (s velkymi kapacitami hradla), takze predstavuju pomerne velku cast oneskorenia (niekedy su dokonca hned dva vystupne stupne, mensi a vacsi, z ktorych ten vacsi sa da zakazat, tym sa znizi spotreba ale aj rychlost); preto ten "internal system frequency", co zrejme znamena max. rychlost hodin aby stihal vnutorny klopak makrocely zachytit zmeny z internych spatnych vazieb do AND/OR matice. No a ten system frequency bude zrejme max. rychlost hodin, aby sa prechadzajuci signal dal zachytit na skutocnom vystupe von z obvodu.

wek



----- Original Message ---------------
>zase neocakavajte zazraky, programovatelna logika nie je nic ine ako 
>napakovanych milion hradiel do jedneho puzdra s moznostou "softwaroveho" 
>poprepajania. Ked si kupite diskretne hradlo bude mat podobne parametre. 
>  Ak chcete zrealizovat len jednoduchy fazovy detektor pozrite sa na ine 
>riesenie, xor hradlo sa da kupit v roznych formach.
>Ohladom power management je to na vas ako dizajnerovi. Ked viete ze 
>potrebujete aby system fungoval 1ms a potom pol hodinu nic a odber prudu 
>je dolezity tak musite navrhnut system tak aby umoznoval uspory vo 
>vykone. Je to velmi rozsiahla problematika a existuje mnozstvo technik 
>ako to dosiahnut. Jednou vetou sa to neda obsiahnut. V principe ide o 
>CMOS obvody takze tam matew staticku zlozku odberu a potom dalsiu ktora 
>je umerna rychlosti spinania. V case necinnosti mozete uviest obvod do 
>idle stavu alebo zablokovat hodiny. Neviem ci to dokaze vami vybrany 
>obvod ale nove obvody to vedia.
>Pytate sa moc obsiahlo a vseobecne, takzo sa da poradit nieco konkretne...
>b.
>
>
>
>
>j.Krajinka@seznam.cz wrote:
>> To vim, ale i tak se v literature uvadi rozsah 0-2Pi, i kdyz pri prakticke realizaci nerozlisim 1/2Pi a 1.5Pi. Nicmene porad nevim jaky je minimalni casovy posun na ktery umi takto realizovane EXOR vygenerovat na vystupu Log1 a jake bude jeji min trvani. U XC9536XL se v datasheetu pise, ze 5 ns pin-to-pin logic delays, with internal system frequency up to 208 MHz, nasledne fSYSTEM (MHz) 178MHz a  aby zmatli krtka dokonale tak v katalogu TME uvadi XC9536XL10VQG44 Integrovaný obvod 36Macro 34I/O 10ns VQFP44
>> Jak to tedy je ?
>> 
>> Vyvojove nastroje.
>> Xilinx poskytuje zdarma ISE® WebPACK™ a za penize ISE Design Suite 10.1, kdyz necham stranou otazku legalnosti najdu na internetu oboji. Ma, pro me a pro pouziti s obvody CPLD vyznam instalovat ISE Design Suite nebo si jen zaplacam PC podstatne vetsim molochem a prinos bude 0?
>> 
>> Power management?
>> Pokud jsem to spravne pochopil, tak pokud realizuji 16bit citac a tento pobezi na 50MHz tak si to vezme vice nez 20mA, coz neni zrovna malo. Jake jsou moznosti radikalne snizit spotrebu? Pokud to chapu spravne tak i kdyz zablokuji hodiny a CPLD pojede defakto na 0, stejne si vezme cca 15mA. Jsou nejake moznosti spotrebu dale radkalne snizit, myslim radove, tj. nejaky sleep mode nebo tak?
>> Pokud ne je realizovatelne napriklad spinat napajeci napeti nejakym MOSFetem, napada me aplikace, kdy realizuji nejake mereni, trvajici radove jednotky sekund a dalsi mereni ma vyzdam az za radove jednotky az desitky minut, mezitim CPLD zere kapku zbytecne.




Další informace o konferenci Hw-list