CPLD - trochem v tom plavu

[j.Krajinka@seznam.cz]

Jsem rad, ze jsem hned druhym pozadavkem narazil na to co CPLD neumi :-)

Dovolim si nekolik dalsich dotazu.

1. Rekneme , ze schci realizovat jednoduchy klopny obvod R-S,  popsat zakladni chovani  v VHDL, celkem neni problem, ale jak se resi popis "hazardnich" stavu, at jiz R=1 S=1 ci S=0 R=0 respektive prechod z R=S=0 na R=S=1? Mam nejak zaruceno jake bude casovani tohoto obvodu nebo se to dozvim az po prekladu?

2. Chapu to spravne, ze realizace treba 12 vstupeho nand = spotreba 12 makrocell?   

3. Jsou nejake appnote pro prevod digitalniho vystupu z CPLD na analog, , myslim pomoci RC nebo jde o neco co se nedoporucuje?

Dekuji 
Jirka