Re: CPLD stale v tom plavu :-)

[j.Krajinka@seznam.cz]

Asi ano, naprosty zaklad, ale ja proste tu dokumentaci nedokumentaci Xilinx nejak nechapu, tak trochu to povazuji za dost znacne chaotickou zmet spousty pidi souboru a poznamek kdesi ve foru. 
Asi jsem natvrdly, na druhou stranu celkem v pohode jsem zmakl Microsofti Visual Studio, Keili uVision pro C51 i ARM, tak trochu zmaknu i nejaky programek pro Linux, v jedne  SQL   mam nejaky ten svuj kod , ale s ISE valcim docela dost.

Omlouvam se jeste jednou za trivialni dotazy
Jirka




>Pro TestBench ve VHDL je to dosti primitivní úloha (viz níže - nutné upravit). Nicméně tohle je IMO naprostý základ ve VHDL a to bychom se také mohli dostat k tomu, jak udělat TB ve VHDL a odsuď je jen krůček ke kurzu VHDL přes e-mailovou konferu a toho nevím, jestli je tady někdo schopen a ochoten se chopit.

tb : PROCESS
   BEGIN
      RESET <= '1';
      wait for 100 ns;
      RESET <= '0';
      wait for 300 ns;
   END PROCESS;

OH

BTW: Naprosto cool způsob generování hodin: "CLK <= not CLK after 20 ns;"