Diplomovka na UREL VUT v Brne

[andrej jancura]

Ahojte,

ak dovolite par poznamok...

> ono to tam nie je napisane, ale zaujem mame naozaj o tych dobrych 
> (najlepsich). 

Zaujimali by ma kriteria vyberu dobrych a najlepsich... A preco by 
nestacil jeden normalny clovek so svojimi slabymi strankami, ktory by 
mal o danu pracu zaujem!?

> Je to relativne maly projekt, ked by som si na to sadol ja 
> (rozumej viem co idem robit a som oboznameny s prostredim) tak to mam za 
> 2 tyzdne hotove.

Preco neponuknes alikvotnu cast tvojho platu za dva tyzdne, myslim, ze 
pravdepodobnost najdenia dalsej dusicky by sa tym vyrazne zlepsila...

> Aky je problem s VHDL? Aka je alternativa ktora je velmi vyrazne 
>pohodlnejsia a jednoduchsia ako VHDL? 

Toolbox do Matlabu, ktory vypluje rovno celu simulaciu aj s VHDL 
kodom. Len co by ste potom robili vsak ano. Ale aj Verilog ma svoje 
caro...

> Ono sa zase len ciste VHDL snad uz 
> ani nepouziva, vzdy su vyvojove prostredia kde sa aspon cast dizajnu 
> nadratuje nejakym klikatorom a potom jednotlive male bloky sa 
> naprogramuju v nejakom jazyku. 

Tot problem. To mu das kompletne vyvojove prostredie? Robit s 
WebPack-om v Cerne...

> Na to je tam prave ten jeden tyzdnovy 
> pobyt priamo na cielovom pracovisku tu, aby sa clovek oboznamil s 
> 'design flow'. Zase az taky hardcore ze ciste VHDL programovanie by som 
> od studenta nikdy nepozadoval :-)))

Mas pravdu, je lepsie obdivovat krasy prirody v spolocnosti milej 
damy. Rozhodne prijemnejsie a nasledky mozu byt ci su tiez na cely 
zivot.

A este par poznamok ku ziskaniu zamestnania. V CZ su mozno tri firmy, 
kde to clovek naozaj bude potrebovat, z toho ho mozno zaplati len 
jedna. V SK je to s pracou naozaj bieda. Skuste si to len tak pre 
pobavenie, ze kolko ponuk dostanete cez internet a aky plat Vam 
ponuknu. A to tu mame "globalnu krizu". Ked chcete nieco ozaj robit, 
tak cim skor prec a uz sa nikdy nevracat... Clovek si potom usetri 
kopec kazdodennych neprijemnych situacii s armadou dementnych 
jedincov.

A.



Zdeněk lada wrote:
> Zdravím,
>
> Jakožto bývalý absolvent VUT si dovolím malou poznámku.
>
> Jazyk VHDL není mezi studenty příliš oblíben. Například co vím od 
> kamaráda co se ucházel o zaměstnání v oboru u pracovní agentury, 
> absolventi nechtějí do vývoje kde se pracuje s VHDL. Jazyk požaduje 
> trochu "jiné" myšlení než je obvyklé u jiných jazyků.
> Na VUT se mi bohužel zdá že obvody FPGA a jazyk VHDL nejsou dostatečně 
> srozumitelně vysvětleny. Co je tabulka LUT se student dozví až na 
> zkoušce. Možná je to dáno onou bariérou ve způsobu myšlení.
> Na druhou stranu pokud jej student dobře ovládá, může sehnat dobře 
> placenou práci.
>
>
>
> Kombinace nutnosti cestování do zahraničí, anglického jazyka, VHDL a 
> stovek hodin samostudia v podstatě předpokládá zájem jen u nejlepších 
> studentů. Které ale mohou mít naprosto jiné zájmy.
>
> Zdeněk