Diplomovka na UREL VUT v Brne
Daniel Valuch
daniel.valuch@orange.fr
Pondělí Leden 12 19:14:08 CET 2009
ono to tam nie je napisane, ale zaujem mame naozaj o tych dobrych
(najlepsich). Je to relativne maly projekt, ked by som si na to sadol ja
(rozumej viem co idem robit a som oboznameny s prostredim) tak to mam za
2 tyzdne hotove.
Aky je problem s VHDL? Aka je alternativa ktora je velmi vyrazne
pohodlnejsia a jednoduchsia ako VHDL? Ono sa zase len ciste VHDL snad uz
ani nepouziva, vzdy su vyvojove prostredia kde sa aspon cast dizajnu
nadratuje nejakym klikatorom a potom jednotlive male bloky sa
naprogramuju v nejakom jazyku. Na to je tam prave ten jeden tyzdnovy
pobyt priamo na cielovom pracovisku tu, aby sa clovek oboznamil s
'design flow'. Zase az taky hardcore ze ciste VHDL programovanie by som
od studenta nikdy nepozadoval :-)))
b.
Zdeněk lada wrote:
> Zdravím,
>
> Jakožto bývalý absolvent VUT si dovolím malou poznámku.
>
> Jazyk VHDL není mezi studenty příliš oblíben. Například co vím od
> kamaráda co se ucházel o zaměstnání v oboru u pracovní agentury,
> absolventi nechtějí do vývoje kde se pracuje s VHDL. Jazyk požaduje
> trochu "jiné" myšlení než je obvyklé u jiných jazyků.
> Na VUT se mi bohužel zdá že obvody FPGA a jazyk VHDL nejsou dostatečně
> srozumitelně vysvětleny. Co je tabulka LUT se student dozví až na
> zkoušce. Možná je to dáno onou bariérou ve způsobu myšlení.
> Na druhou stranu pokud jej student dobře ovládá, může sehnat dobře
> placenou práci.
>
>
>
> Kombinace nutnosti cestování do zahraničí, anglického jazyka, VHDL a
> stovek hodin samostudia v podstatě předpokládá zájem jen u nejlepších
> studentů. Které ale mohou mít naprosto jiné zájmy.
>
> Zdeněk
Další informace o konferenci Hw-list