Diplomovka na UREL VUT v Brne

[Zdeněk lada]

Zdravím,

Jakožto bývalý absolvent VUT si dovolím malou poznámku.

Jazyk VHDL není mezi studenty příliš oblíben. Například co vím od kamaráda
co se ucházel o zaměstnání v oboru u pracovní agentury, absolventi nechtějí
do vývoje kde se pracuje s VHDL. Jazyk požaduje trochu "jiné" myšlení než je
obvyklé u jiných jazyků.
Na VUT se mi bohužel zdá že obvody FPGA a jazyk VHDL nejsou dostatečně
srozumitelně vysvětleny. Co je tabulka LUT se student dozví až na zkoušce.
Možná je to dáno onou bariérou ve způsobu myšlení.
Na druhou stranu pokud jej student dobře ovládá, může sehnat dobře placenou
práci.



Kombinace nutnosti cestování do zahraničí, anglického jazyka, VHDL a stovek
hodin samostudia v podstatě předpokládá zájem jen u nejlepších studentů.
Které ale mohou mít naprosto jiné zájmy.

Zdeněk

2009/1/12 Daniel Valuch <daniel.valuch@orange.fr>

> Zdravim,
> pokusame sa s Petrom Tosovskym z UREL VUT v Brne o zacatie spoluprace v
> oblasti diplomoviek medzi ich ustavom a nasou sekciou v CERNe. Mame tu
> mnozstvo mensich projektov ktore svojou zlozitostou, narocnostou a
> technickou zaujimavostou spadaju prave do tejto kategorie.
> Neviem kolko je tu studentov z UREL ale trocha publicity urcite
> nezaskodi. Nasledujuca praca by mala byt akymsi pokusnym kralikom aby sa
> zistil zaujem zo strany studentov a zaroven vyladili detaily spoluprace.
> Je zverejnena v studentskom informacnom systeme ale kedze sa este nikto
> nepytal na detaily snazim sa zistit ci je praca pre studenta atraktivna,
> alebo este cakaju na posledny den pred deadline.
> Je tu mnozstvo studentov elektrotechnickych fakult, skuste mi povedat
> vas nazor ci by ste ako studenti mali o takuto pracu a spolupracu zaujem.
>
> Detaily:
>
> NÁZEV TÉMATU: Triple timing unit with negative time offset
>
> POKYNY PRO VYPRACOVÁNÍ:
> Timing units are used in the SPS accelerator (CERN) to generate a
> trigger pulse with a defined time delay with respect to a timing event.
> This can be e.g. a supercycle start or an injection of particles within
> the cycle. Recent timing units need to be rebuilt in order to offer new
> requested functionality (e.g. negative trigger time).
> The timing unit will contain a programmable logic device receiving the
> input timing pulses, a user interface (to be defined with the designer)
> to determine the trigger delay and an output interface to the triggered
> systems or devices.
> As an outcome of the work, the student will provide the module design,
> schematic diagram drawn, VHDL files with all source codes and all
> necessary documentation in English language. Following the standard
> design and project documentation flow the CERN will provide the PCB
> layout. Depends on complexity CERN can offer also a prototype
> manufacturing. CERN could provide all necessary material needed to build
> the prototype module. The student, during his work, should visit CERN at
> least two times for period of few days.
> The prototype of the Triple Timing Unit will be finally tested in the
> SPS accelerator, preferably with the author present.
>
> Vedoucí práce: Ing. Petr Tošovský
> Konzultanti semestrální práce: Ing. Daniel Valúch, PhD.
>
> b.
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list@list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>
------------- další část ---------------
HTML příloha byla odstraněna...
URL: http://list.hw.cz/pipermail/hw-list/attachments/20090112/ccb0dba7/attachment-0002.htm