Zdravím,<br><br>Jakožto bývalý absolvent VUT si dovolím malou poznámku.<br><br>Jazyk VHDL není mezi studenty příliš oblíben. Například co vím od kamaráda co se ucházel o zaměstnání v oboru u pracovní agentury, absolventi nechtějí do vývoje kde se pracuje s VHDL. Jazyk požaduje trochu "jiné" myšlení než je obvyklé u jiných jazyků.<br>
Na VUT se mi bohužel zdá že obvody FPGA a jazyk VHDL nejsou dostatečně srozumitelně vysvětleny. Co je tabulka LUT se student dozví až na zkoušce. Možná je to dáno onou bariérou ve způsobu myšlení.<br>Na druhou stranu pokud jej student dobře ovládá, může sehnat dobře placenou práci.<br>
<br><br><br>Kombinace nutnosti cestování do zahraničí, anglického jazyka, VHDL a stovek hodin samostudia v podstatě předpokládá zájem jen u nejlepších studentů. Které ale mohou mít naprosto jiné zájmy. <br><br>Zdeněk<br><br>
<div class="gmail_quote">2009/1/12 Daniel Valuch <span dir="ltr"><<a href="mailto:daniel.valuch@orange.fr">daniel.valuch@orange.fr</a>></span><br><blockquote class="gmail_quote" style="border-left: 1px solid rgb(204, 204, 204); margin: 0pt 0pt 0pt 0.8ex; padding-left: 1ex;">
Zdravim,<br>
pokusame sa s Petrom Tosovskym z UREL VUT v Brne o zacatie spoluprace v<br>
oblasti diplomoviek medzi ich ustavom a nasou sekciou v CERNe. Mame tu<br>
mnozstvo mensich projektov ktore svojou zlozitostou, narocnostou a<br>
technickou zaujimavostou spadaju prave do tejto kategorie.<br>
Neviem kolko je tu studentov z UREL ale trocha publicity urcite<br>
nezaskodi. Nasledujuca praca by mala byt akymsi pokusnym kralikom aby sa<br>
zistil zaujem zo strany studentov a zaroven vyladili detaily spoluprace.<br>
Je zverejnena v studentskom informacnom systeme ale kedze sa este nikto<br>
nepytal na detaily snazim sa zistit ci je praca pre studenta atraktivna,<br>
alebo este cakaju na posledny den pred deadline.<br>
Je tu mnozstvo studentov elektrotechnickych fakult, skuste mi povedat<br>
vas nazor ci by ste ako studenti mali o takuto pracu a spolupracu zaujem.<br>
<br>
Detaily:<br>
<br>
NÁZEV TÉMATU: Triple timing unit with negative time offset<br>
<br>
POKYNY PRO VYPRACOVÁNÍ:<br>
Timing units are used in the SPS accelerator (CERN) to generate a<br>
trigger pulse with a defined time delay with respect to a timing event.<br>
This can be e.g. a supercycle start or an injection of particles within<br>
the cycle. Recent timing units need to be rebuilt in order to offer new<br>
requested functionality (e.g. negative trigger time).<br>
The timing unit will contain a programmable logic device receiving the<br>
input timing pulses, a user interface (to be defined with the designer)<br>
to determine the trigger delay and an output interface to the triggered<br>
systems or devices.<br>
As an outcome of the work, the student will provide the module design,<br>
schematic diagram drawn, VHDL files with all source codes and all<br>
necessary documentation in English language. Following the standard<br>
design and project documentation flow the CERN will provide the PCB<br>
layout. Depends on complexity CERN can offer also a prototype<br>
manufacturing. CERN could provide all necessary material needed to build<br>
the prototype module. The student, during his work, should visit CERN at<br>
least two times for period of few days.<br>
The prototype of the Triple Timing Unit will be finally tested in the<br>
SPS accelerator, preferably with the author present.<br>
<br>
Vedoucí práce: Ing. Petr Tošovský<br>
Konzultanti semestrální práce: Ing. Daniel Valúch, PhD.<br>
<br>
b.<br>
<br>
_______________________________________________<br>
HW-list mailing list - sponsored by <a href="http://www.HW.cz" target="_blank">www.HW.cz</a><br>
<a href="mailto:Hw-list@list.hw.cz">Hw-list@list.hw.cz</a><br>
<a href="http://list.hw.cz/mailman/listinfo/hw-list" target="_blank">http://list.hw.cz/mailman/listinfo/hw-list</a><br>
</blockquote></div><br>