Xilinx Spartan XC3S200 (144)

[Daniel Valuch]

opravim ta, nie "pre kazdy preklad s minimalnou zmenou v obvode" ale 
skor "pre kazdy preklad". Stava sa pravidelne ze nechame naroutovat 
presne ten isty obvod a vyjde vzdy inak...


danhard@volny.cz wrote:
> Zatímco u CPLD je zpoždění cest celkem dané a určitelné, tak u
> FPGA konečné zaroutování nemáš zdaleka tak v ruce.
> Při asynchronním návrhu můžou vzniknout nedefinované hazardy, které
> jsou ještě pro kazdý překlad (s minimální změnou v obvodu) jiné.
>
> Danhard
> *******
>