Re: Xilinx Spartan XC3S200 (144)

[danhard@volny.cz]

Zatímco u CPLD je zpoždění cest celkem dané a určitelné, tak u
FPGA konečné zaroutování nemáš zdaleka tak v ruce.
Při asynchronním návrhu můžou vzniknout nedefinované hazardy, které
jsou ještě pro kazdý překlad (s minimální změnou v obvodu) jiné.

Danhard
*******

Muzu se jen blbe zeptat, jakej je rozdil v tom
jestli udelam kombinacni navrh CPLD nebo FPGA
a synchroni navrh na CPLD a FPGA, me prijde, ze
ho zbytecne strasite :-D. Je to rozdil potrapi se, ale
rozhodne bych to tak nenapsal :-D

Zdenek Aster