navrh logiky v CPLD - rada

[Daniel VALUCH]

najprv si treba urobit analyzu casovania v ISE. Pokial tam bude navrhnuty obvod chodit dost rychlo tak je pravdepodobne ze bude chodit aj v reale. Pokial bude rychlost vypocitana simulatorom nedostacujuca treba sa pozret na samotny navrh. Zredukovat najdlhsie spoje, dizajn robit prisne synchronne, nepchat medzi dva registre zbytocne vela logiky ktora bude zvysovat oneskorenie. Ak je vo vasej logike blok s 27 logickymi urovnami tak je jasne ze to bude pomale. Obycajne sa da vidiet uz implementovany dizajn (to co pojde do CPLD), dajte si vyhladat najdlhsiu cestu. Osobne na kompilaciu VHDL pouzivam Synplyfy takze neviem kde sa to v ISE robi, ale urcite tam taka funkcia je.
Pokial je rychlost vypocitana simulatorom dostatocna a nebezi to v realnom obvode pozrel by som sa osciloskopom s dostatocnou sirkou pasma ako vyzeraju jednotlive signaly. Pisete ze CPLD ma napajacie napatie 5V a signal 3.3V. Pokial je to CMOS 5V standard tak to nebude bezat urcite, pokial to je 5V TTL tak je to tak na hrane. Na vyssich frekvenciach uz signal nemusi byt dost kvalitny a mate tam vela hazardnych stavov. Na 100MHz uz hra rolu aj impedancne prisposobenie vodicov na DPS.
Ak ziadnymi prostriedkami nebudete schopny navrhnut dostatocne rychly dizajn v ISE tak sa si pozrite rychlejsie CPLD, toto je ale vacsinou posledna moznost a nie je to vseliek. 
b.



> Message du 21/07/07 10:31
> De : "Va Sm" <SpiritusII@seznam.cz>
> A : hw-list@list.hw.cz
> Copie à : 
> Objet : navrh logiky v CPLD  - rada
> 
> Dobry den,
> do meho zapojeni se hodilo CPLD, sahnul jsem tedy po XC9572 -10. Stahnul jsem si ISE 9.1, protože moc neumim vhdl, vytvoril jsem navrh obvodu v podobe logickeho schemtu. Jedna se pro zacátek o jednoduchy 8b převodnik sipo + latch registr (tedy soustava 16 D KO, se tremi vstupy – clock, data, strobe a 8 vystupy). Vstupy jsou pripojeny ke stavajici desce, z niz se berou signaly. 
>      Pokud je vstupni signal hodin  pomalejsi nez asi 70MHz, vse funguje. Problem nastava v okamziku, kdy clk jede na pozadovanych 100MHz. CPLD zacne na vystupu chybovat. Proto se chci zeptat, je mozne se tomu nejak vyhnout – jak upravit navrh? Jsou nejaka doporuceni pri navrhu logiky v takovychto frekvencich  - vhodne zpozdeni signalu,kterych ? Odhali tyto chyby simulace – zatím se mi ji ale nepodarilo spustit .  Nemuze byt chyba zpusebana tim, ze pouzivam 5V cpld, ale vstupni signaly jsou 3,3V? 
> 
> dekuji za odpoved
> V. Smidl