VERILOG => VHDL ???

[Danhard]

To ocekavat nemuzete :o)
Sirka pasma vystupnich dat bude kolem 100kHz.

Danhard
*******

Ale, kdyz uz se mi povedlo lapit doktora pres elektroniku:), muzu vubec
ocekavat, ze kdyz ta sigma delta modulace ma 10Msps, tak potom, ze v
idealnim pripade znacne rychleho zpracovani v sinc3 filtru, budu mit
skutecne data vysledne bitove sirky s touto rychlosti a nebo ve skutecnosti
mnohem mene??? Protože se mi to nejak nezda, kazdý jiny sigma delta
prevodnik primo na cislo jsem videl se znacne nizsi rychlosti...


S pozdravem,
                Marek Pavlu

Odpoviem Ti iba na toto, lebo elektronike nerozumiem tiez, a ked si myslim,
ze nieco viem, tak skoncim ako bludar a mystik...

V principe je kazdy sigma-delta prevodnik 1-bitovy AD. Vysledok je teda
vzdy iba jeden bit, aktualna hodnota je vacsia alebo mensia ako vstupny
signal. Tento vystup sa dalej vzorkuje s istou frekvenciou a spracuva v
decimatore (tak sa to vola), ktory z neho robi n-bitovy vysledok. Decimator
nie je nic ine ako cislicovy DP filter. Rychlost vyslednych hodnot je
zavisla na nastaveni a charakteristike tohto filtra, takze vysledne data su
vzdy pomalsie ako vzorkovanie sigma-delta modulatora.

Andrej


--- reklama -----------------------------------------------------
Tie najhorúcejšie info o VyVolených sa dozvieš na Bleskovkách!
http://www.bleskovky.sk/se/10162/VyVoleni/
_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list@list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list