CPLD - XC95xx/Coolrunner, realne???

[Pavel Kořenský]

No, to snímání a podobné věci to zvládne určitě. Koneckonců, někde na
Webu lze najít zapojení, které celkově realisuje strukturované 3D vidění
(laserový proužek) v jednom stařičkém obvodu Lattice ispLSI1032.

Ale spektrální analýzu (tedy převod signálu pomocí FFT) to nejspíš
nezvládne. Na to se hodí spíš nějaký ten FPGA.

Pokud se týká jen té části vzorkování a ukládání do paměti, tak nováček
s předchozími zkušenostmi z elektroniky by to mohl zvládnout tak za 14
dnů až 3 týdny s tím, že to bude tak nějak chodit.

Pro ilustraci, před několika lety jsem jako totální nováček dělal něco
podobného, jen se jednalo o digitalisování klasického video signálu do
paměti. Tedy typický frame-grabber. Všelijaké hodiny jsem odvodil pomocí
dvou obvodů od firmy Elantec a zapojení CPLD jsem patlal ve Verilogu s
pomocí knih "Verilog HDL primer" a "Verilog HDL syntehsis". Po cca.
deseti dnech práce (tak dvě, tři nebo pět hodin denně) to fungovalo a
digitalisovalo to půlsnímky do SRAM.


Zdraví PavelK

> -----Original Message-----
> From: hw-list-bounces@list.hw.cz 
> [mailto:hw-list-bounces@list.hw.cz] On Behalf Of Marek Pavlu
> Sent: Thursday, January 12, 2006 1:17 AM
> To: hw-list@list.hw.cz
> Subject: CPLD - XC95xx/Coolrunner, realne???
> Importance: High
> 
> 
> Zdravim, 
> 
> Uvazuji o takove mensi hracce, ktera by mnela za ukol z CCD 
> radkoveho senzoru, jedna radka(zatim jeste nemam vybran typ), 
> nasnimat signal pres ADC do SRAMky. Cilem je takova lehka 
> verze spektralni analyzy svetla zhruba ve viditelne oblasti a 
> pripadne, pokud senzor a optika dovoli, tak mirne doleva ci 
> doprava od viditelne oblasti:).
> 
> Mam ale par otazek: 
> 
> 1) Vleze se neco takoveho do CPLD? 
> Nejaky ten XC95xx nebo Coolrunner? FPGA se mi moc nezamlouva:). 
> Chtel bych to psat ve VHDL. 
> Nektery se sedmdesati nohama by vystacil. 
> 
> 2) Jak dlouho by mohlo trvat napsani takove srandy novackovi 
> v teto problematice? Radovy odhad. Pocitam, ze na to mam tak rok:).
> 
> Osciloskop nebo logicky analyzator do 100MHz bych k ruce mel 
> a pozadavek na merene signaly jsou nekde kolem 20MHz maximalne.
> 
> 
> PS: Nejake pokusy jsem s WebPack ve VHDL jiz udelal, ale 
> zatim jen "lehke" pokusy na simulatoru... 
> 
> Dekuji za nazory, napady. 
> Celkove pozadavky, ktere na to mam jsou nize... 
> 
> S pozdravem, 
>                 Marek Pavlu 
> 
> 
> >>>>>>>>>>>>>>>>>>>>>>>>>>>>>> 
> Uvazoval jsem, ze by to cele uridilo jedno CPLD, generovalo 
> by ridici signaly pro CCD, generoval pozadavek na konverzi 
> pro ADC a prenasel data z ADC do SRAM a pak ze SRAM do 
> ridiciho CPU jiz docela pomalu.
> 
> Vystupni signal z CDD by pak byl vzorkovan ADC 8bit do cca 6MSPS. 
> SRAM by mela mit 4kB, max vsak 512kB, pri datove sbernici 8bitu. 
> CPLD tedy musí ridit i adresovou a ridici sbernici SRAM. 
> 
> Vycitani a rizeni CPLD z CPU by pak bylo po jednoduche sbernici. 
> 
> END - signal o informaci pro dokonceni cele konverze 
> 
> CS - vyber obvodu(aby vedel, kdy ma zacit konverzi, CS=0 a kdy ji ma 
> prerusit) 
> 
> RD/WR - pro cteni/zapis dat a nebo prikazu do CPLD 
> 
> CLK - tohle by slouzilo pro CPU, aby se dalo zapsat/vycist 
> sekvenci dat do/z CPLD a nebo SRAM 
> 
> CMD - tenhle signal by slouzil k rozpoznani prikazu a nebo 
> dat k prenosu 
> 
> DATA - 8bitu, sběrnice pro prenos dat... 
> 
> Chtel bych, aby se dalo nastavit kmitocet vzorkovani a pocet vzorku. 
> To je prakticky vse. 
> 
> <<<<<<<<<<<<<<<<<<<<<<<<<<<<<< 
> 
> 
> 
>   _____  
> 
> avast! Antivirus <http://www.avast.com>  : Odchozi zprava cista. 
> 
> 
> Virova databaze (VPS): 0602-2, 11.01.2006
> Testovano: 12.1.2006 1:17:11
> avast! - copyright (c) 2000-2003 ALWIL Software.
> 
> 
> 
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz 
> Hw-list@list.hw.cz http://list.hw.cz/mailman/listinfo/hw-list
>