VHDL - obousmerna sbernice

[Petr Sremr]

> Existuje aj priamy zapis 3 stavu vo VHDL 'Z' ale to nie je efektivny sposob:
>  if (adr=1) and (RD='0') then
>     BUS <= OBUS1;
>  elsif (adr=2) and (RD='0') then
>     BUS <= OBUS2;
>   else
>     BUS <= 'ZZZZZZZZ';
>  end if;

O neco takoveho jsem se tenkrat snazil, ale dopadlo to tak, jak to 
dopadlo :-(

--
Petr Sremr
HW group