FPGA (CPLD) a (a)synchronni navrh?

[Jan Waclawek]

Marek Peca wrote:
> popravde uz si nepamatuji, zda existuji situace, kdy takovato
> zpozdeni znemozni 100% spolehlivy navrh. Podivam se do ucebnice a
> pripadne budu otravovat casem zas :-).

Mno ten klasicky priklad... oni na to maju take zazracne slovicko ze 
metastabilita... Uz mi to tu ktosi - Danhard? - vysvetloval ale som to 
uz zase zabudol, no zeby tak nejak, jednou cestou idu data a inou hodiny 
a ked sa stretnu v klopaku, klopak viacmenej nevie, kam sa ma naklopit, 
pokojne ma niekto zruste, aj tak tu uz hodnu dobu placam...

wek