FPGA (CPLD) a (a)synchronni navrh?

[Marek Peca]

Dekuji za odpoved,

> > b) je treba udelat jej poctive s osetrenim vsech hazardu, pak ale
> > bude fungovat bez problemu (a ocekavam, ze snad rychleji/lepe, nez
> > synchronni)?
> 
> Mno dufam ze ma niekto kto sice nie je vseveduci ale vie o FPGA rozhodne 
> viac nez ja, opravi... Cely problem je v b) a vo fakte, ze je dost 
> obtiazne urcit uplne presne vsetky oneskorenia, aj keby ste pouzivali 
> pomerne nizkourovnovy navrh (co nepouzijete, takze Vam to ten 
> "prekladac" z vyssieho jazyka (VHDL, Verilog) rozhadze viacmenej ako sa 
> mu podari).
> 
> Predstavte si to tak, ze mate k dispozicii len zopar typov hradiel ako 
> 7400 a 7474 a z toho idete poskladat nieco zlozitejsie. Teraz nehovorim 
> o cene a zlozitosti, ale o fyzickom rozlozeni - nejako tie puzdra musite 
> ulozit a poprepajat ich. Tych moznosti - ako to uz MK pisal - je viac a 
> je na "prekladaci" ako to pozapaja - no a tym padom je aj moznosti 
> kombinacii roznych oneskoreni viac.

popravde uz si nepamatuji, zda existuji situace, kdy takovato
zpozdeni znemozni 100% spolehlivy navrh. Podivam se do ucebnice a
pripadne budu otravovat casem zas :-).

> Synchronny navrh ma jednu pointu a tou su jednotne hodiny distribuovane 
> po celom cipe. Ak neurobite nejaku hroznu blbost (ako prave nejaky 
> priserne zlozity kus kombinacnej logiky) tak to je urcite bezpecna cesta.

Ano, to urcite je. Ale asynchronni navrh je prece uzasna vec, pokud
ma nekdo tu obrovskou mozkovou kapacitu (spis vykon) na jeho navrh.
Je to skoro jak analogovej pocitac, akorat v diskretni a nelinearni
podobe.


Dekuji a zdravim, MP