VHDL - edge sensitive problem

[Jiri Beranek]

Velice dekuji vsem za pripominky.

J. Beranek

----- Original Message ----- 
From: "Daniel Valuch" <daniel.valuch@wanadoo.fr>
To: "HW-news" <hw-list@list.hw.cz>
Sent: Thursday, July 14, 2005 1:25 PM
Subject: Re: VHDL - edge sensitive problem


trochu to trvalo, ale nakoniec sa mi podarilo ziskat odpoved od experta :-)

funkcie Rising_Clock() a sig'event by mali reagovat na globalne 
casovacie signaly, lebo je to tak zadefinovane v strukture FPGA. Pokial 
potrebujete proces, ktory bude reagovat na hranu lubovolneho signalu je 
potrebne vytvorit edge detector (dva klopne obvody v serii a tusim jedno 
hradlo), ktory vygeneruje pulz synchronny s hodinami FPGA na hrane 
sledovaneho signalu. Tento sa uz potom normalne spracovava.

b.



Jiri Beranek wrote:

>Ano toto vsechno vim, jen jsem chtel zjistit jak to udelat, kdyz
>hodiny na existujicim navrhu nejsou pripojene na GCK.
>
>A jeste otazka: Opravdu na hranu muze reagovat jen tech 8(4) lajn?
>
>Dekuji Jirka B.
>
>  
>

_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list@list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list