Xilinx, verilog - problem

[ladmanj@volny.cz]

Je to horsi, ney jsem myslel, proste nevim jak to udelat aby reset
toho modulu shifter0 reagoval pouze na sestupnou hranu a ne na
niykou uroven. Pokousel jsem se predradit rs klopny obvod s
nahazovanim sestupnou kranou (puvodni reset) a mazanim nabeznou
hranou na clk. Ale tak se shifter zase neresetuje vubec, pricemz
frekvence je ted na tom vstupu polovicni proti clk. Problem je ze
je to odvozeny taky od tech hodin. Ale i kdyby to nebylo bylo by
to hazardni. Jednou jo, jednou ne.

module short_neg_pulse (out, in, clk);
	output	out;
	input	in, clk;
	reg		out;

	always@(negedge in or posedge clk)
	if(clk)
		out <= 1;
	else
		out <= 0;
endmodule

Nenapada vas nejake jednoduche reseni, nejde o verilog, ale o
princip. Beru vsechno krome rc clenu s schmittakem vedle xilinxe
:-)

Jakub Ladman

-- 
Spolehlivost, rychlost a bezpečnost, to je základ pro e-mail.
VOLNÝ mail. http://mail.volny.cz