Xilinx, verilog - problem

[ladmanj@volny.cz]

> > WARNING:Xst:1355 - Unit mux is merged (low complexity)
> tezko hadat - navic to cislo radky moc nenapovi :-)
cislo radky stejne neodpovida zdrojaku ve verilogu, je to v
nejakym mezisouboru. Funguje to (i fyzicky) tak je to dobry.
Jeste posledni problem k vyreseni, jeden z tech posuvnych
registru s asynchronim resetem je v puvodnim zapojeni s
diskretnimi brouky nulovan kratkymi pulsy z MKO s RC clenem.
Musim vytvorit nejakou obdobu, protoze takhle mi to reaguje i na
trvalou log. 0 a ne jen na pulsy. Bud zvlastni modul, nebo
pozmenit primo ten shifter.
Je mi jasny, ze to nepujde zcela asynchronne, pokud budou pulsy
trvat 1x clk bude to (snad) v poradku. Pokud ne, bude se muset
hodinovy kmitocet zvednout.

Jakub

> 
> > Na tu doporucovanou kapitolu se podivam. Precejen to ma 450
> > stranek ...
> 
> mam asi nejakou starsi verzi pdf-ka a ta ma "jen" 336 stranek
> 
> J.S.
> 
> ____________________________________________________________
> Exkluzivně: Nové Porsche 911 – pojďte se svézt s námi
> http://ad.seznam.cz/clickthru?spotId=74904
> 

-- 
Spolehlivost, rychlost a bezpečnost, to je základ pro e-mail.
VOLNÝ mail. http://mail.volny.cz