Tip na sdilneho odbornika na soudobe VLSI (digi CMOS)?

[Marek Peca]

> Obavam se, ze PDK a DRM se jen tak nepohleda, obvykle to faby nevystavuji,
> ale treba se mylim. Jestli jsem dobre pochopil, tak jste z FELu, tak treba
> pres univerzitu se to sehnat da.

No, uz nejsem, ale snad se tam se mnou na katedre mikroelektroniky budou 
nadale bavit, uz jsem se jich na par veci ptal. Jsem externe na FJFI, coz 
je jedno ICO ;-)

> Udelat to nezavisle na vyrobci zrejme pujde, co se tyce layoutu. Nicmene
> modely tranzistoru budou odlisne a pokud - opet jestli dobre chapu - se ma
> dany obvod provozovat temer na hrane moznosti technologie, tak se obavam,
> ze tento pristup uplne k cili nepovede.

Pouzivam nejaky SPICE model, zverejneny k danemu procesu samotnym 
vyrobcem, prave pres MOSIS. Jak moc je to zaruka verohodnosti vysledku, to 
nevim.

> I kdyz na druhou stranu, pokud neni v planu mit na chipu i analogove 
> obvody, treba odchylka nebude az takova... Osobne, pokud neni tezke 
> ziskat PDK a DRM tak si to zkusit v ruznych technologiich. Pokud to je 
> slozitejsi, tak sehnat jednu a v te to naladit.

Slo mi spis o kontakt na nekoho, kdo by mi byl schopen po pohledu moudrym 
okem na navrh naznacit, jak moc jsem mimo a co si dostudovat. Je fakt, ze 
obvody jsou dost jednoduche, takova vec, jako "logical effort" se pri 
navrhu asi moc neuplatni, ale uz treba vedet, jestli netaham nesmyslne 
hodiny, ci kdovi -- ze treba prechod na 2x tlustsi drat mi pomuze...
Nebo zda neco ziskam, kdyz poedituju D-klopny obvod, ktery zatim pouzivam 
z cizi knihovny bez uprav. A nebo naopak, ze takovym tuningem neziskam vic 
nez treba 10% a mam se soustredit na sfazovani hodin. Zkratka, pohled 
nekoho zkuseneho.

V FPGA si poradim, ale tohle je pro me dost neznama krajina.

> Mimochodem, jak provadite onu RC extrakci parazit?

Pouzivam vestavenou v Electric CADu. Vim, ze ji snad umi jeste Magic, ale 
nezkousel jsem.

> Figuruje tam spravna vodivost metalizace? Spravna tloustka oxidu (a 
> permitivita) mezi jednotlivymi vrstvami metalizace? To se taky fab od 
> fabu muze lisit.

Netusim, diky za tip, o cem se presvedcit.

> Obcas je dobre si dat napajecimu napeti v simulaci nejaky realny 
> vystupni odpor. Ono pak, kdyz vznikaji proudove spicky pri prepinani a 
> napajeni je tazene tenkym dratem, to se clovek nestaci divit, co mu 
> simulace nechytila.

Je fakt, ze pruzkum SPICE netlistu se asi vyplati. Zatim jsem do toho, 
priznam se, nekoukal.

> Nevim jestli existuji rozsireni SPICE, pouzivame ELDO :) A tech SPICE je 
> taky nekolik, ktere to slovo maji v nazvu...  Je potreba se podivat do 
> dokumentace simulatoru, tam by melo byt vse popsane. Funguje to tak, ze 
> se to pusti mnohokrat a z techto mnoho realizaci se pak vysledne 
> vysledky statisticky zpracuji.

Aha, vyborne, presne tak jsem si to predstavoval. Asi se vyplati ziskat 
pristup k ELDO, nebot kdybych si mel zdroje sumu dodelat, vyzadovalo by to 
asi mnohonasobne vyssi vhled do problematiky a vlozeny cas, a stejne bych 
to dost pravdepodobne udelal spatne.

> Trva to dlouho, zvlast pokud obvod kmita a je potreba nasbirat dost 
> period na jeden pruchod. Je potreba k tomu mit sumove modely. Namatkou 
> trocha teorie. http://www.silvaco.com/content/kbase/noise_modeling.pdf

Diky.

Neni-li to tajne, VLSI kreslite? Kdyby byla na obzoru nejaka zakazka, je 
mozno navrhove sluzby objednat?


ZdraviM.P.