FPGA/CPLD atd.

[jaroslav.buchta]

Na tenhle ucel bych urcite pouzil FPGA.
Jak uz jsem psal, delam to prilezitosne a nemam zvlastni zkusenosti, ale na
druhou stranu si myslim, ze se do problematiky da dost rychle dostat.
Zkuste si schvalne ve Web packu v editoru schemat neco jednoducheho
nakreslit a zkusit, jde to prekvapive dobre. Po kompilaci se da i zobrazit
mapa bunek, spojeni a dost toho pochopit. Nevim, jestli bych sel cestou VHDL
atp, kdyz jsem zkusil to schema.
K tem hazardum - zrejme muzou vzniknout i pri zmene jedineho vstupniho
signalu diky tomu, ze je funkce realizovana RAM a ne primo obvodovym
zapojenim (jako u CPLD) Proste to chce za kazdou funkci (skupinou funkci) KO
a hlidat, aby zpozdeni nepresahlo periodu hodin.
V priloze je vyrez ze schematu, pro ilustraci.

-----Original Message-----
From: hw-list-bounces@list.hw.cz [mailto:hw-list-bounces@list.hw.cz]On
Behalf Of Petr Tosovsky
Sent: Thursday, September 08, 2005 1:37 PM
To: 'HW-news'
Subject: RE: FPGA/CPLD atd.


Ano na google je toho dost, ale vetsinou to hazelo odkaz na knizku, kterou
je treba si koupit (a to docela odradi  :o) ), ale pridanim toho slovicka
pdf do vyhledavace pomohlo. Myslim, ze tohle by mohlo byt to co potrebuji.

http://www.fm.vslib.cz/~kes/data/vhdl_ref.pdf

Jinak dik vsem za odpovedi, je mi to jasnejsi, ale ne jasne. Snad na to
prijdu az prectu datasheety od Spartanu 3 a CoolRunneru II. Kazdopadne
nerozumim pojmu synchronni navrh. Vim jak to vypada u klasicke logiky, ale u
PLD netusim.
MCU.cz by se na tuhle problematiku mohlo mrknout, urcite by to neskodilo.
Mozna az to trosku nastuduju, tak bych na to mohl neco napsat jako z pohledu
novacka, aby to ostatni meli lehci.
Jinak bych jeste chtel podotknout na co to vsechno vlastne potrebuju. Chtel
bych zkusit udelat neco jako digitalni osciloskop a ve velice kratke dobe
jsem si uvedomil, ze ani s uP od Silabsu se 100MIPS to jaksi nestihnu dostat
na nejaky slusnejsi vykon. Kouknul jsem jen tak zbezne na ARMy, ale to mi
nic nereklo, tak jsem na doporuceni p. Pecha pres forum MCU (myslim, ze se
tu taky pohyboval) zvolil naucit se pracovat s FPGA, bohuzel se do toho CPLD
nejak pripletlo a jsem z toho porad zmateny. Kdyz si tedy vezmu, ze
potrebuji vytvorit mezistupen mezi vykonnym uP a ADC, ktery obstarava ADC z
hlediska casovani a uklada data z nej do RAM (uvazoval jsem z hlediska ceny
pouzit DDR moduly z PC) a pak pro uP zprostredkovaval data o ktera si rekne
a popripade je zpetne od uP dokazal zobrazit na VGA monitoru, tak byste
vybrali co? Podle toho co jste vsichni napsali, tak to pro me vede na FPGA
(rad bych pouzil Spartan 3, protoze mam na nej ten kit jak jsem psal), ale
treba jsem to spatne pochopil. V te knize se taky psalo, ze CPLD maji mensi
zpozdeni pruchodu signalu svoji strukturou, ale FPGA ma dostatecne vysoke
pracovni kmitocty, takze mi to asi nebude vadit, pravdepodobne jde asi o to
ze se v pripade slozitejsi funkce pouzije moc bunek a je to pak pomalejsi
coz u CPLD nehrozi, protoze jich tam zas tolik neni :o) (jen tip).


Peknej den
Tosa

PS: Omlouvam se za tak pomalou reakci, ale maily do konfery se mi porad
vraceji s chybovou hlaskou z cbl.abuseat.org, ale spravce site tady nevi co
s tim a tak to nechava jen tak v klidku byt.



------------- další část ---------------
Netextová příloha byla odstraněna...
Jméno: spartan.png
Typ: image/png
Velikost: 19055 bytes
Popis: [žádný popis není k dispozici]
Url : http://list.hw.cz/pipermail/hw-list/attachments/20050908/875fdc2d/attachment-0001.png