CMOS SRAM - poradi adresnich / datovych pinu

[Pavel Kutina]

Zdravim,

nejak mi to dneska uplne nemysli, prosim o potvrzeni (nebo popreni) 
myslenky:

Mam jeden procesor, k nemu je pripojena paralelni CMOS RAM. A protoze se mi 
to blbe routuje ve "spravnem" poradi, tedy A0 procesoru na A0 pameti, A12 
procesoru na A12 pameti, stejne tak u datovych portu, rad bych je tak 
poruzunu nakrizil, tedy napr. A0 na prcesoru na A7 pameti, D0 procesoru na 
D4 pamet atd.

Vadi to nekde necemu?  Mam za to, ze je to jedno, pokud mne tedy nezajima 
skutecna struktura ulozenych dat v RAM a pamet beru jen jako blackbox, do 
ktereho na nejakou adresu neco ulozim a pak si to z ni zase vezmu. Muzu 
adresni piny prohazet podle potreby mezi sebou a datove take? Nejak nemuzu 
prijit na duvod, proc by ne.

Ano, jsem si vedomy toho, ze nektere pameti (ale to se tyka snad spis EPROM) 
pouzivaji zvlastni sekvence zapisu / cteni dat treba pro identifikaci 
vyrobce a cipu, ale to asi neni to, co by mne palilo a zajimalo.

Diky.

Pavel Kutina