VHDL to Verilog

balu balu na k-net.fr
Pondělí Duben 19 08:31:08 CEST 2021


tu je mozne vysvetlenie, preco to nejde skonvertovat

typ BIT moze nadobudat hodnoty ('0','1')
kdezto typ STD_LOGIC ('U','X','0','1','Z','W','L','H','-')

'U' means uninitialized
'X' means unknown
'0' means low
'1' means high
'Z' means high impedance
'W' means weak unknown
'L' means weak low
'H' means weak high
'-' means don't care

kompilator ma definovany system riesenia konfliktov/kombinacii roznych 
vstupov. Niekedy to zrejme nejde ani znasilnit :-)

b.



On 19/04/2021 08:20, Jaroslav Buchta wrote:
> Dik za info, asi nejrozumnejsi reseni bude nahradit vsude typ bit za 
> std_logic, to jede dle predpokladu
> Ale jak zkonvertovat bit na std_logic, na to jsem teda neprisel, 
> To_Std_Logic nejde std_logic(led1) hodi chybu, ze nelze zkonvertovat 
> nit na std_logic... No zustanu u verilogu, zrovna, kdyz se mi to 
> zacalo libit... :D
>
> Dne 19.04.2021 v 8:02 balu napsal(a):
>> bit a std_logic su rozne typy. Pri priradovani je zrejme nutne urobit 
>> konverziu. Alebo este lepsie, ak nie je explicitny dovod pouzit bit, 
>> treba pouzivat signaly len rovnakeho typu (napr. std_logic a 
>> std_logic_vector). Pravdepodobne nieco ako To_Std_Logic(), nikdy som 
>> to osobne nepouzil.
>>
>> Tu je potom uzitocny diagram pre vektory 
>> https://www.doulos.com/knowhow/vhdl/vhdl-vector-arithmetic-using-numeric_std/
>>
>>


Další informace o konferenci Hw-list