VHDL to Verilog

[Jaroslav Buchta]

To neni cely text, prirazeni vypada takto (take jen cast, mel by to byt 
registr, ale to je snad jedno?)
Cely soubor davam do prilohy, je to asi zprasene ale az na tohle 
funkcni, ja to nepsal, jen upravoval  ;-)

PROCESS (clock, reset, increment_en)
BEGIN
     IF reset = '1' THEN
         citac <= "0000";
         sekunda <= 0;
         led1 <= '0';
     ELSIF (clock'event and clock = '1') THEN

         IF en = '1' AND increment_en = '1' THEN -- Inkrementace citace

             citac <= citac + "0001";

         END IF;

         IF (increment_en = '0' AND citac > "0000") THEN sekunda <= 
sekunda + 1; -- Blikani ledkou

             IF sekunda = 50 THEN
                 led1 <= not led1;
                 led <= led1;

             ELSIF sekunda = 100 THEN
                 led1 <= not led1;
                 led <= led1;
                 sekunda <= 0;
                 citac <= citac - "0001";
             END IF;

         END IF;

     END IF;
END PROCESS;

Dne 18.04.2021 v 18:32 Pavel Hudecek napsal(a):
>
> Já tam teda nevidím led1 <=
>
> PH
>
> *Od: *Jaroslav Buchta <mailto:jaroslav.buchta na hascomp.cz>
> *Odesláno:*neděle 18. dubna 2021 18:22
> *Komu: *hw-list na list.hw.cz <mailto:hw-list na list.hw.cz>
> *Předmět: *Re: VHDL to Verilog
>
> Tak se ucim VHDL, to musel vymyslet silenec ;-)
>
> Jedna vetsi nez normalni zahada...
>
> Mam signaly:
>
> binout                : OUT std_logic_vector(7 downto 0));
>
> SIGNAL citac : std_logic_vector(3 downto 0);
>
> TYPE states IS (S0, S1, S2, S3);
>
> SIGNAL state : states := S0;
>
> signal led1 : BIT;
>
> konstrukce
>
> binout <= citac & conv_std_logic_vector(states'pos(state), 3) & led1;
>
> hodi chybu
>
> Error (10327): VHDL error at xxxx.vhd(200): can't determine definition
>
> of operator ""&"" -- found 0 possible definitions
>
> po zmene
>
> binout <= citac & conv_std_logic_vector(states'pos(state), 3) & "1";
>
> probehne analyza i synteza OK.
>
> Blbe neco vidim, nebo v cem muze byt problem? uz zkousim vsechno mozne
>
> asi hodinu, ty slozitejsi konverze asi problem nedelaji kdyz to jde s
>
> konstantnim bitem???
>
> Dne 17.04.2021 v 23:03 Jaroslav Buchta napsal(a):
>
> > Existuje nejaky rozumny  translator? Mam vyzkouset kod ve VHDL a nejak
>
> > se mi to kvuli tomu nechce ucit... Nejlepe online, jednorazova
>
> > zalezitost a samozrejme zadarmo. Neco jsem nasel ale moc se mi to
>
> > nelibi ani z hlediska instalace.
>
> >
>
> > _______________________________________________
>
> > HW-list mailing list  -  sponsored by www.HW.cz
>
> > Hw-list na list.hw.cz
>
> > http://list.hw.cz/mailman/listinfo/hw-list
>
> _______________________________________________
>
> HW-list mailing list  -  sponsored by www.HW.cz
>
> Hw-list na list.hw.cz
>
> http://list.hw.cz/mailman/listinfo/hw-list
>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list


------------- další část ---------------
HTML příloha byla odstraněna...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20210418/57955df3/attachment.html>
------------- další část ---------------
A non-text attachment was scrubbed...
Name: nhk_15_buchta_v1.vhd
Type: application/x-virtualbox-vhd
Size: 5403 bytes
Desc: [žádný popis není k dispozici]
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20210418/57955df3/attachment.bin>