i2c - jak slave pozna, ze je ve fast-transfer modu?

[David Belohrad]

JJ, tohle je presne ono. Vypada to, ze ten chip drzel SCL na low a powercycle nakonec vsechno rozchodil. A jeste jeden problem jsem nasel: prilis kratky cas mezi dvema transakcemi, cca 800ns, a ma byt minimalne nejake 1.4us.

Jak se to stane jeste jednou s tim clock signalem, zkusim mu poslat 9 pulzu, uvidime co udela. 

.d.



Jan Waclawek <konfera na efton.sk> writes:

>>Problem je v tom, ze ten cip za urcitych okolnosti proste odmita spolupracovat - po zaslani start-bitu + adresy nenasleduje ACK. 
>
> Aha este jedna vec, co castokrat dostane naivne implementacie I2C: UM10204
> kap. 3.1.16 Bus clear
>
> JW
>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list