Re: Návrhářem FPGA za 21 dní

[Ondrej]

ISE má počátky 15 let zpátky a je to na něm vidět. PH je novější a je to 
vidět. Vivado pak vychází z PH. V PH je mnohem hezčí zobrazení schématu, 
které vzniklo z vašeho VHDL (kontrola, že syntéza rozumí tomu, co po ní 
chcete). To samé platí pro vizualizaci všech ostatních výsledků vašeho 
snažení. Jednoduše lze také spouštět více implementací současně (to se 
někdy celkem hodí). Asi je to i rychlejší. Atd :-)

V PH můžete kliknout na začátku na "Open Example Project" a na tom si 
zkusit syntézu/implementaci atd.

Na dokumentaci se vykašlete na web, ale používejte Xilinx aplikaci 
"DocNav" (Document Navigator).

Jestli to je těžké nebo ne je otázka, ale zjednodušeně vytvoříte nový 
projekt, nahrajete do něj VHDL a UCF a zmáčknete "Generate Bitstream". 
UCF je soubor s instrukcemi, kam se má namapovat jaký pin a jak jsou 
rychlé hodiny.

Ondřej

Dne 28.10.2015 v 15:55 Petr Labaj napsal(a):
> Díky za tip na PlanAhead.
> Než jste to sem napsal, tak jsem vůbec neměl tušení, že něco takového 
> existuje.
> A i když už to vím, tak stejně na to koukám jako vrána do Živnobanky.
> Z toho pěkného, barevného a interaktivního webu Xilinxu jsem se 
> pořádně nedozvěděl
> nic. Důležité odkazy (třeba na "PlanAhead User Guide") vedou někam do 
> háje.
> Když už jsem se dostal třeba do "PlanAhead Design Tool", tak celý 
> dokument píše
> snad jen o ISE nebo o Vivago.
> Takže jsem zatím vůbec nepochopil, jestli ten PlanAhead je komplexní 
> samostatný
> produkt (jako třeba ISE), nebo jenom nějaká nadstavba.
>
> Nebyl byste prosím tak velmi hodný a nenapsal pár slov o tom, jaký je 
> případně
> rozdíl mezi PlanAhead a proč použít tohle (i když zatím nevím jak) a 
> ne ISE?
> Není to mou leností, že bych to nechtěl zkoumat sám. Ale jsou to 
> všechno moc-gigabytové
> balíky, takže ty pokusy nejsou zrovna snadné a rychlé. A hlavně moje 
> neznalost
> problematiky zatím brání tomu, abych si dokázal udělat nějaký názor co 
> je dobré
> a co ne.
>
> Nenapadlo by mě, že vytvořit "Hallo world" aplikaci ve FPGA bude 
> takhle komplikované.
> Zřejmě to bude tím, že výrobců návrhových SW je málo a tak je 
> konkurence malá.
> Myslím, že v oblasti vývoje SW, kde je vývojových systému hodně, by si 
> tohle výrobce
> asi nedovolil. Tam i zcela nekomerční produkty mívají snažší start.
> Uznávám, že know-how toho návrhového systému je asi značné. Ale 
> komplikované
> mají být algoritmy vevnitř kompilátoru, a ne ovládání a přístup pro 
> uživatele.  :-(
>
> Díky.
> Petr Labaj
>
> ******************************
>
> Dne 28.10.2015 v 10:01 Ondrej napsal(a):
>> Ještě místo ISE jde použít PlanAhead - ten je trochu více 
>> user-friendly. Určitě má lepší vizualizaci čipu/designu a lepší 
>> ChipScope. ISE bych se pro nový design raději vyhnul.
>>
>> Ondřej
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>