Re: Návrhářem FPGA za 21 dní

[Petr Labaj]

Ano, asi to tak udělám.
Knížku dočtu, abych měl aspoň nějakou rámcovou představu o VHLD,
když to někde uvidím.
Spartana už mám objednaného, tak asi začnu s ním. Jenom k tomu
zřejmě budu muset ještě objednat nějaký ten JTAG, abych neřešil moc
neznámých věcí najednou (zkoušet to lámat přes J-link a OpenOCD).

V první etapě zkusím převzít ten hotový návrh jak leží a běží, jenom
(pokud to zvládnu) mu přeházet in/out piny, aby to sedělo s mojí deskou.
No a pak se uvidí.

Každopádně díky moc.
PL

***************************

Dne 27.10.2015 v 0:09 Jaromir Sukuba napsal(a):
> Ad 1: S tym Vam asi velmi nepomozem. Pozeram trebars na
> http://opencores.org/ a pomer Verilog/VHDL je cca 1:1, dokonca mam
> pocit, ze o kusok viac Verilogu.
> Ad 2: Vyvojove nastroje podporuju VHDL aj Verilog (to som skusal) a
> udajne je mozne to aj v ramci jedneho projektu miesat (neskusal som).
> Profici vravia, ze je dobre poznat oba jazyky. Je mozne, ze ked sa
> viac zabyvam vo Verilogu, tak mi VHDL bude pripadat ako nieco z nasej
> planety, neviem.
> Ad 3: Aj ja mam tu knizku, ale k FPGA mi uprimne velmi nepomohla.
> Samostudium Verilogu (jedno popoludnie) ano. Tie genericke casti
> knizky su ale uzitocne.
> Je mozne, ze VHDL je o nieco viac zabyvany v FPGA a v miestnych
> koncinach (oproti ASIC-om a USA), ale ja som potreboval naprogramovat
> FPGA a nie rypat sa v syntaxi nevelmi ocarujuceho jazyka. Keby som z
> nejakeho dovodu trval na VHDL, FPGA by lezalo v sufliku, lebo by som
> od neho zas odisiel.
>
>
> Moja rada: vyprdnite sa na zlozite analyzy, nerobte si prieky a
> zacnite robit s tym, co Vam vyhovuje/prve padne pod ruku.
>
>
>
> 2015-10-26 23:49 GMT+01:00 Petr Labaj <labaj na volny.cz>:
>> Díky za Vaše zkušenosti.
>> Mně se taky Verilog od pohledu líbí víc. Nakonec to, že autoři VHDL vyšli
>> ze syntaxe Ady jasně dokazuje, že to jsou masochisti.
>> Já jsem s VHDL začal proto, že:
>> 1 - návrhy, které bych rád pro začátek použil jen po úpravě jsou bohužel ve
>> VHDL
>> 2 - bojím se, že přechod Verilog->VHDL by člověk morálně neunesl, je to něco
>>       podobného jako přechod C->Pascal. Ale naopak by to mohlo jít.
>> 3 - mám tu knížku
>>
>> Je to sice jednoduchý návrh, ale srovnání na té Vámi odkazované stránce
>> je skutečně demoralizující.
>>
>> Mám ze sebe takový pěkný uspokojivý dojem, že jsem konzistentní. Ve všech
>> ohledech se rozhoduju stejně blbě (VHDL místo Verilogu, Xilinx místo
>> Altery).
>>
>> Díky.
>> PL