Asi trapna chyba - verilog HDL

[Jaroslav Buchta]

Tim to IMHO nebude, nevim, jestli je to vlastnost ale vypozoroval jsem, 
ze v simulaci i v realu jsou po inicializaci registry i pameti defaultne 
vynulovane (predpokladam, ze je to logicky soucasti obsahu konfiguracni 
pameti)
Zajimave je, ze v RTL schematu je to jeste OK a ve post fitting je 
schema toho citace pri porovnani s 15 nejak deformovane...
Zkousel jsem ruzne modifikace, treba v case 15: ldcntr <= 15 ale vse 
stejne (pro 14 OK, 15 spatne)
Co pomuze je pridat bit citace takto:

reg [4:0] ldcntr;

....

always @(posedge clk)
begin
     ldcntr <= ldcntr == 5'd15 ? 5'd15 : ldcntr + 5'd1;
.....

A je to OK, ten 5. bit ma skutecne v post fitting schematu vygenerovany 
registr, i kdyz hodnota nikdy nepresahne 15.

Pak to vypada takhle a funkce je OK...



Je to nejake divne, predpokladal jsem, ze mam nejakou chybu v logice 
zapisu, ale nechapu jakou.


Dne 26. 3. 2015 v 17:39 Jan Smrz napsal(a):
> Nevidim, ze by se ldcntr jakkoliv inicializoval. Pri startu simulace 
> bude mit stav undefined a pak se odvolava na jeho predchozi hodnotu.
> Spise se divim, ze s jinymi cisly to funguje.
>
>
> J.S.
>



---
This email has been checked for viruses by Avast antivirus software.
http://www.avast.com
------------- další část ---------------
HTML příloha byla odstraněna...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20150326/cb134a08/attachment.html>
------------- další část ---------------
A non-text attachment was scrubbed...
Name: idjfejfa.png
Type: image/png
Size: 7157 bytes
Desc: [žádný popis není k dispozici]
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20150326/cb134a08/attachment.png>