Verilog a FPGA (bylo FPGA Altera a NIOS)

[Jaroslav Buchta]

Diky moc za nakopnuti spravnym smerem, prikazova radka a scripty jsou 
asi skutecne to prave...
To GUI nekdy navic funguje docela divne, treba si udelam prubehy a 
vyexportuju je do verilog nebo vhdl a ten script je nejaky nekompletni. 
Navic modelsim mi nejak nefunguje s verilog soubory, jen s VHDL, nevim, 
jestli je to omezeni starter verze nebo nejake chyby...

Kazdopadne simulace je super pomocnik, to se clovek divi co ty 
zacatecnicke konstrukce delaji v realu :-P

Dne 11. 2. 2015 v 21:40 Jan Smrz napsal(a):
> Prostředí quartusu neznám, ale v příkazové řádce se to dělá zhruba takto:
>
> Nejříve se zkompilují zdrojové kódy. Výraz <knihovna> nahradte názvem 
> vaší knihovny, defaultně je work
> vlog -work <knihovna> counter.v    # design vašeho čítače
> vlog -work <knihovna> testbench.v #testbench, jak jste posílal dříve, 
> ale bez toho includu counter.v
>
> poté spustíte simulátor a jako top entitu mu dáte testbench
> vsim <knihovna>.testbench
>
> pro gate level to je skoro stejné, jen se tam ještě definu soubor se 
> zpožděními (sdf)
> vsim <knihovna>.testbench -sdftyp counter=/cesta/counter.sdf
>
> Protože verilog neumí konfigurace, je nejlepší mít testbench v jedné 
> knihovně (např. tb_lib), RTL design v druhé (rtl_lib) a gate level v 
> třetí (gate_lib)
>
> Pak RTL simulaci spustíte
> vsim tb_lib.testbench -I rtl_lib
>
> Gate level simulaci
> vsim tb_lib.testbench -I gate_lib -sdftyp counter=/cesta/counter.sdf
>
>
> J.S.
>
>


---
This email has been checked for viruses by Avast antivirus software.
http://www.avast.com