DDS AD9959

[Daniel Valuch]

Nech sluzi... Kiez by boli vsetky problemy takto jednoduche. Uz niekolko 
tyzdnov pripravujem VHDL kod do jednotky spracovania signalu v LHC a uz 
sa citim zhruba takto 
http://dvaluch.web.cern.ch/dvaluch/temp/rulesofmath.jpg :-)


On 28/02/2015 16:23, Jirka Mww wrote:
> Pane Valuch díky za nakopnutí.  SW m+l defaultně nastavené Ref.Clock
> 500 Mhz a Multiplier  None, takže System Clock
> byl taky 500 MHz, ale ve skutčnosti deska má krystal 25MHz . To je
> přesně těch 20 x.  když nastavím Ref.Clock na 25 MHz
> a Multiplier na 20, tak to funguje jak čekám.
>
>
> Dne 28. února 2015 16:14 Daniel Valuch <balu na k-net.fr> napsal(a):
>> 20x nizsi, to znie ako nezapnuta vnutorna PLL, alebo v software neuvedene ze
>> sa pouziva/nepouziva PLL
>>
>>