Verilog a FPGA (bylo FPGA Altera a NIOS)

[Jan Smrz]

Používat pro testování příkazy modelsimu force jde a na tento primitivní 
příklad asi dostatečné. Při trochu složitějším designu ale velmi rychle 
narazíte omezení, že tímto způsobem nelze (nebo velmi obtížně) generovat 
vícero paralelních signálů. Tyto příkazy jsou spíše takové pomůcky při 
ladění, když se nám nechce kvůli jedné zvlášní situaci měnit testbench.

Dalším drobným omezením je nepřenositelnost na jiný simulátor, ale to 
vás teď asi netrápí.

J.S.



On 11.2.2015 18:47, Jaroslav Buchta wrote:
> Vsiml jsem si, ze ten modelsim ma prikazovou radku... ;-)
> Je dobry napad definovat prubehy jako makro? Kazdopadne to funguje
> nejak takto jsem to zkombinoval z toho, co to vygenerovalo a pridal 
> forcem restart a run...: