FPGA Altera a NIOSII

Sobota Únor 7 16:11:23 CET 2015

Hodně hrubý odhad 50 MHz (na hraní to stačí já s tím dekódoval OGG). 
Čítač je fajn, ale to nic neznamená, protože procesor je hlediska FPGA 
nejhorší možná struktura - všechny signály jsou navzájem propojené a 
zároveň tam nemůže být skoro nikde Dčko.
Na té destičce spíš dojedete na nedostatek paměti.
Diplomka je v knihovně CVUT :-) Někam jí nahraju a pošlu odkaz soukromě.

OR je sice na pohled pěkný a strukturovaný, ale na nějaké modifikace to 
také moc není - zkoušel jsem tam něco upravovat a moc mi to nešlo :-( 
Ale ono to není potřeba - vše se dá nastavit pomocí define.

Ondřej

Dne 7.2.2015 v 10:32 Jaroslav Buchta napsal(a):
> Diky za info, za tu diplomku bych byl vdecny.
> Ja si chci prave hrat a pochopit to, takze sice jsem si take ten 
> NIOSII naklikal ale nejak me to nebavi, kod je uzavreny (pisou 
> sifrovany, maji to dobre vymyslene, kdyz se navic nastavi neco, co 
> neni free, jde vygenerovat jen SOF soubor a ten jeste zrejme je 
> funkcni jen hodinu...) Prekvapilo me, ze v te free verzi je moznost 
> pridat SDRAM ale ne obycejnou externi SRAM, to nechapu, to by se dalo 
> zapojit aspon na pichacim poli. Takhle u teto verze FPGA muzu dat max 
> cca 24kB interni pameti. Prohlizel jsem si zdrojaky OR a prijde mi to 
> celkem strukturovane a pochopitelne. Na jake frekvenci (instrukcni 
> cyklus) by cca zvladnul bezet v tom FPGA EP4CE6E22C8N, to ma max. 
> frekvenci 400MHz, jestli jsem to pochopil, aspon citac na teto 
> frekvenci bezi i kdyz pri synteze nebo spis potom analyze tam je 
> nejaky warning...
>
> Dne 7. 2. 2015 v 8:01 Ondrej napsal(a):
>> Xilinx má svůj Microblaze a ten je cca to samé jako NOIS. Na EDK 
>> (které tu bylo zmiňováno) zapomeňte. Pro 6 a 7 řadu se používá Vivado 
>> a to je mnohem hezčí a přehlednější než EDK a ISE/PlanAhead. A navíc 
>> je v něm (nemám na 100% ověřeno) Microblaze i ve FREE (WebPack) 
>> edici. Teď koukám, že to platí jen pro FPGA řady Zynq, takže zas 
>> taková bomba to není.
>> Nicméně na hradní když už tak Zynq - je v tom ARM na cca. 1 GHz a to 
>> už je pořádný výkon. A navíc má v sobě všechny periferie jako např. 
>> Ethernet. Cenově taky nevychází špatně. A je k dispozici spousta 
>> destiček a podpora je v FREE edici SW. Altera má také něco podobného.
>>
>> OpenRISC se dá očesat i do těch nejmenších FPGA. Akorát je pak menší 
>> fmax než má např. MicroBlaze (66 MHz vs. 100 MHz). Kdybyste si s tím 
>> chtěl hrát, tak jsem na tohle téma (OpenRISC v FPGA) dělal diplomku, 
>> takže vám můžu ušetřit pár měsíců tápání. Obecně OR funguje, přeložit 
>> se dá, program na tom běží, umí to gcc, gdb atd. Jenomže k tomu 
>> nejsou žádně periferie (to co je na OpenCores je někdy nepoužitelné), 
>> takže vývoj je složitý a pomalý. Dneska už možná něco mají včetně 
>> demodesignů pro nějaké desky, ale už to delší dobu nesleduji, tak 
>> nevím. Ono jedna věc je mít procesor a druhá mít k němu připojenou 
>> DDR3 paměť.
>>
>> Obecně pro řešení od Xilinx můžu během pár minut naklikat celý SoC a 
>> přeložit Hello World. Pro OpenRISC je to samé práce na měsíc. Ale 
>> zase pochopíte celé flow. Takže na hraní super, ale pro komerční 
>> nasazení je lepší koupit licenci na SW s pořádným procákem.
>>
>> Ondřej
>>
>> PS: Přijde mi, že Verilog v poslední době vyhrává.
>>
>> Dne 6.2.2015 v 19:49 Jaroslav Buchta napsal(a):
>>> Pouziva nekdo subj?
>>> Vcera mi prislo 
>>> http://www.ebay.com/itm/231314346641?_trksid=p2060778.m2749.l2649&ssPageName=STRK%3AMEBIDX%3AIT 
>>> (docela fofrem, objednano 20.1) s Cyclone IV EP4CE6E22C8N, ledkama 
>>> blikam skrz citac.
>>> Podle tutorialu http://www.mouser.com/pdfdocs/My_First_NiosII.PDF 
>>> jsem to zkompiloval a ta nejmensi verze procesoru co je free s 
>>> moduly JTAG, interni pameti a PIO pro ledky zabere 25% bloku - to mi 
>>> prijde dost dobre.
>>> Integrace do SW Quartus II je zda se dost propracovana. Design 
>>> procesoru se naklika a Wizard pro hello world v Eclipse je take 
>>> luxusni, jde prelozit a mini verze ma asi 650B kodu. Funkcnost jsem 
>>> jeste nezkousel ale dle vseho by to melo jit, vcetne ladeni...
>>>
>>> Nelibi se mi, ze je to takove omezene a uzavrene - je rozumna uplne 
>>> free alternativa? Je mi jasne, ze do tohoto FPGA nic moc nenacpu, 
>>> ale abych se vydal rozumnou cestou, kdyz uz se na tom ucim. Asi z 
>>> OpenCores OpenRISC1000, ale nevim, jestli se to da nejak ocesat i 
>>> pro takto male FPGA.
>>>
>>> Ma neco takoveho Xilinx? To mam nejake nadupane moduly i s ext. 
>>> pametmi, ale ten jejich soft mi prijde takovy neprehlednejsi. K 
>>> Altere je IMHO take vic tutorialu. Ale zatim jsem si s tim hral jen 
>>> chvili.
>>>
>>>
>>>
>>> ---
>>> This email has been checked for viruses by Avast antivirus software.
>>> http://www.avast.com
>>>
>>> _______________________________________________
>>> HW-list mailing list  -  sponsored by www.HW.cz
>>> Hw-list na list.hw.cz
>>> http://list.hw.cz/mailman/listinfo/hw-list
>>>
>>
>> _______________________________________________
>> HW-list mailing list  -  sponsored by www.HW.cz
>> Hw-list na list.hw.cz
>> http://list.hw.cz/mailman/listinfo/hw-list
>
>
> ---
> This email has been checked for viruses by Avast antivirus software.
> http://www.avast.com
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>