OT skoro vikend

[balu@home]

Ahoj,
je to aj aj. Vacsina pinov su konfigurovatelne, takze sa daju lubovolne 
zamienat. Niektore piny su ale specificke, ako napriklad hodinove 
vstupy, niektore su globalne, niektore napajaju len cast cipu. Niektore 
piny su diferencialne pary, maju ine IO napatie, alebo iny IO standard.
Pre vysokorychlostne aplikacie kde sa prenasaju napriklad rychle 
paralelne zbernice z ADC je vhodne aby boli vsetky bity jednej zbernice 
pripojene k jednemu IO bloku (aby sa neroutovali cez susedne bloky). 
Podobne gigabitove linky.
Takze aspon u nas to funguje tak, ze ked odovzdavame schemu na navrh 
dosky je tam pripravene fpga s optimalne rozlozenymi pinmi. Navrhar 
potom urobi pinswapy, ktore potrebuje a diskutuje to s autorom schemy. 
Vacsina je bezproblemova, ale niektore sa nedaju prehodit. Alebo sa 
prehodia a dizajn sa uz neda skompilovat na danu rychlost :-)
b.




On 11/05/2014 12:26, Šerých Jakub wrote:
> Kdyz je FPGA takhle plne konfigurovatelne, zajimalo by me, jestli je navrh funkce v programovacim softwaru dobre oddeleny od navrhu konfigurace geometrie? Neboli je to tak, ze nekdo navrhne "co ma FPGA delat", a druhy pri navrhu plosnaku pak muze svobodne rict "tenhle vstup chci na tenhle pin"? Nebo je to svazane tak, ze navrhar "vnitrnosti" musi od zacatku uzce spolupracovat s navrharem layoutu?
>
> Jakub Serych
>
> -----Original Message-----
> From: Hw-list [mailto:hw-list-bounces na list.hw.cz] On Behalf Of balu na home
> Sent: Wednesday, May 07, 2014 8:01 PM
> To: HW-news
> Subject: Re: OT skoro vikend
>
> Zmestilo sa len na 10 vrstiev, z toho je signal mozno prekvapivo vedeny len v styroch vrstvach. Tym ze je fpga plne konfigurovatelne a u ram pamati na poradi adresy a dat nezalezi to vyrazne zjednodusi routovanie.
>